一、零翻转编码地址总线SoC的低功耗设计（论文文献综述）
陈启亮,毕波,黎军琛,高参,梅其元[1]（2015）在《北斗双模卫星导航SoC芯片的设计与实现》文中认为随着SoC技术的发展、成熟,采用SoC单芯片完成对北斗RNSS/RDSS双模卫星信号的基带处理、电文解析、协议处理,实现北斗双模用户机的定位、通信等系统功能,成为北斗终端系统的趋势。北斗双模卫星导航SoC芯片可以接收并处理北斗RNSS/RDSS、GPS、GLONASS等多系统的数字中频信号,自主完成单星座独立定位或多星座的兼容定位,短报文卫星通信等功能。本文主要对芯片的SoC架构设计、RNSS/RDSS信号处理和低功耗技术做以介绍,并给出了芯片的测试结果。
李栋,王小力,杨斌,赵长睿[2]（2014）在《SoC总线的低功耗分支编码方案》文中提出为了降低So C总线功耗,提出一种总线低功耗分支编码。该编码的基本思想为:对于地址总线,当地址连续时将地址总线死锁,当地址不连续时动态地调整窗口大小对其进行翻转编码;对于数据总线,对不同数据位宽分别设置两个汉明距阈值,当汉明距落在两个阈值之间则查找有效数据通道翻转密集区并对该区取反,两个阈值之外则采用翻转编码。该方法的编解码电路在32位AHB总线系统上实现,实验证明该方法与未编码之前相比将地址总线跳变率降低了51.2%,数据总线跳变率降低了22.4%,系统总功耗降低了28.9%。将T0编码、BI编码等方法在相同系统下实现后与所提方法作比较,证明分支编码方法在降低跳变率和功耗上有明显的优势。
戴荣新[3]（2014）在《实时低功耗的ARM中断控制器IP的设计与实现》文中研究指明随着生活水平的提高，国家对边远地区的医疗服务也将改变传统的模式，便携式与远程实时医疗将成为未来服务体系中的一个重要手段，研发各类移动式医疗设备及开发芯片就显得尤为迫切。而中断控制器作为芯片中连接外部设备与CPU的枢纽，随着芯片复杂度的增加，担当的任务也越来越重要，其性能的优劣将直接影响到整个系统的性能。一个功能完备的中断系统，能极大地提高计算机处理事件的能力，提高效率，增强实时性。本项目所研究的中断控制器便是针对低功耗移动医疗监控系统，是其中不可或缺的重要模块。本课题采用自顶向下的方法完成对中断控制器IP的设计，采用AMBA AHB总线接口，增强了中断控制器的通用性和可移植性。可以实现32种不同类型的中断，为每一个中断源都提供一个向量寄存器，保证在任何时刻都只有一个中断在执行处理。提供16个中断优先级，以满足实际应用的需要，同时还配置多种工作模式，避免在某些场合造成的恶意访问，提高中断控制器的安全性。为了给予中断控制器升级的空间，提供扩展中断接口的功能，支持菊花链结构。在设计中为了满足对实时性的要求，对时序做了最严格的约束，采用单一的时钟网络，避免使用混合触发器。在完成各中断逻辑单元和中断优先级的设计后，运用Verilog-HDL语言对中断控制器进行代码编写，联合Modelsim和Debussy对其进行了功能仿真，同时用Xilinx公司的FPGA验证了该中断控制器的可行性。综合工具则是使用Synopsys公司的Design Compiler，包括对环境的约束，同时对中断控制器采用可测性设计和低功耗设计的方法，节约测试成本，降低了功耗。最后采用SMIC0.18μm CMOS工艺库进行综合及布局布线，完成对中断控制器的版图设计。实际测试结果表明：在50MHz的工作条件下：动态功耗3.6884mW，完成一次中断操作，最差的情况仅需要0.7μs，满足了实时性和低功耗的要求。
陈启亮,毕波,黎军琛,高参,梅其元[4]（2012）在《北斗双模卫星导航SoC芯片的设计与实现》文中指出随着SoC技术的发展、成熟,采用SoC单芯片完成对北斗RNSS/RDSS双模卫星信号的基带处理、电文解析、协议处理,实现北斗双模用户机的定位、通信等系统功能,成为北斗终端系统的趋势。北斗双模卫星导航SoC芯片可以接收并处理北斗RNSS/RDSS、GPS、GLONASS等多系统的数字中频信号,自主完成单星座独立定位或多星座的兼容定位,短报文卫星通信等功能。本文主要对芯片的SoC架构设计、RNSS/RDSS信号处理和低功耗技术做以介绍,并给出了芯片的测试结果。
刘正华[5]（2012）在《射频识别卡SOC设计》文中研究指明多年来,集成电路的发展一直遵循着一条摩尔定律：当价格不变时,集成电路芯片上可容纳的晶体管数目,每18个月便会增长一倍,集成电路芯片的性能也会增长一倍。过去的40年中,集成电路芯片的发展一直遵循此定律。在射频识别卡出现的这十几年里,射频识别卡SOC芯片的设计难度和设计复杂度有了非常大的增长,设计方法学和工艺的改进也使得整个集成电路产业日新月异。当前,超深亚微米VDSM工艺和知识产权IP复用技术引发了SOC集成电路设计技术的一场前所未有的变革。随着时间的不断推移,SOC设计技术不断完善,SOC设计的复杂度和集成度也在不断提高。如何在新的技术和形式下,在新的挑战下实现一款功能完善、性能稳定、可靠性强、功耗较低的射频识别卡SOC芯片,给我们提出了更大的挑战。本文首先介绍了SOC芯片设计方法学的发展历史和发展现状,然后介绍了基于IP复用技术的设计方法,作者在此基础上提出了射频识别卡SOC芯片的架构,对各个模块根据其所实现的功能做了相应的选取,如选取了合适的CPU,合适的内存模块。本设计采用了模块化设计,使得IP复用技术在本设计中更易使用。随后本论文着重介绍了射频识别卡各模块的逻辑设计,介绍了所遇到的问题和解决方法,对各模块进行了功能仿真,在各部分功能确定无误后作者对芯片进行了低功耗设计,随后作者又重点介绍了本芯片的逻辑综合过程以及对本芯片进行的可测性设计。最后作者对射频识别卡芯片进行了布局布线,介绍了对芯片进行的物理设计。本项目在设计过程中使用了自顶向下的设计流程,使用了诸多Synopsys公司所推荐的设计方法学。使用到的各种前后端工具包括：LEDA（设计规范检查）、VCS（代码编写和功能仿真）、Design Compiler （逻辑综合）、IC Compiler（布局布线）、Prime Time（静态时序分析）等。本论文以作者在项目中的实际工作为基础。在本项目中作者完成了一款性能较稳定,功耗较低的射频识别卡芯片,解决了期间遇到的难题。本文的主要贡献为：给出了射频识别卡SOC芯片的完整设计方案,完成了一款射频识别卡的设计,完成了其中的MMU内存管理单元,异步FIFO, EEPROM读写控制器3DES加密等的设计。对异步FIFO亚稳态问题进行了深入的研究并解决了异步FIFO亚稳态问题,很好的解决了跨时钟域单元的设计,解决了非I2C总线的EEPROM存储器的读写问题。
宁然[6]（2012）在《软件和硬件相结合的MP3芯片低功耗实现》文中提出MP3音乐压缩格式为MPEG所制定的数位音响压缩标准，因其优越性已被广泛地应用于网络和各种多媒体便携系统中，迄今仍是主流音频格式。曾经红极一时的MP3播放器，历经数载，在市场的考验下，经过调查得出一个结论：音质好和待机长的MP3播放器才能赢得市场。而目前MP3播放器的音质普遍都是80dB95dB，相差无几，关键就在于待机时间，也就是MP3播放器内芯片SoC（System on Chip）的低功耗问题。SoC低功耗技术，从降低系统工作电压，到改进模拟放大器功耗，再到改进数字电路功耗，常规技术方法已经用尽但功耗还需进一步降低，不得不把目光放到软件和硬件相结合的策略上：在算法层上做文章，分析和改进MP3解码算法，在保证音质的前提下，优化运算步骤，减少运算量，降低processor的负担，协调软件和硬件的有效工作，从而达到降低工作动态功耗的目标。本文基于已上市的一颗MP3芯片进行研究，通过对MP3解码步骤的详细分析，统计解码过程中运算和功耗的分布，将其CPU加DSP双核架构改为了单CPU加硬件解码模块的架构，也就是将软件解码改为了硬件解码，由硬件负责较大的运算作业，解决了软件对于矩阵运算不足的问题。在硬件模块设计中，结合坐标轴旋转数位计算方法（CORDIC），将逆改良型离散余弦变换（IMDCT）和综合滤波器组（Synthesis Filter Bank）中的矩阵转换（Matrixing）进行优化，减少了原算法中至少25%以上的乘法和加法，设计成循环式硬件模块，仅需要14Mhz时钟频率即可工作，大大降低了硬件解码时的动态功耗。引入新的地址总线，优化了内存地址访问的翻转频率，在芯片内减少了长距离地址传输的功耗。重新编写C语言控制程序，优化系统解码流程，并且动态调整各个模块的时钟频率。最后通过FPGA验证和EDA工具对数字电路功耗预估，确认了改进后功能的正确性和功耗降低的准确性，芯片总工作电流（数字电路电流加模拟电路电流）从原来的18.7mA降低到改进后的13.3mA，数字电路功耗降幅高达近45%，实现预期目标。硬件和软件相结合的新方法，贯穿本文设计和验证的整个过程，此方法是芯片低功耗技术的重要发展方向，也是本文研究的重大意义。
崔帆[7]（2012）在《总线低功耗编码算法研究及其物理设计》文中提出随着集成电路工艺的发展，商业的片上系统设计将会集成越来越多的模块，系统的全局总线会面临以下问题：线间串扰、功耗、可靠性。采用总线编码的方法是解决上述问题的有效途径。本文将传统的信道编码的思想借鉴到总线编码中，同时根据深亚微米信道的具体特征，提出一种改进汉明编码。该编码方法同时具有抑制串扰和纠错的功能，是在消除串扰、降低功耗、提高可靠性方面的折衷选择。仿真分析表明：与已有的JTEC和BSC编码相比，改进汉明编码方法在对parser数据源编码时，使得功耗比前两种编码降低了9.3%；而在对li和gcc00数据源时，功耗消耗增加10.2%。因此，改进汉明编码在功耗方面的性能依赖于数据格式，针对不同的应用环境，应首先分析其数据格式然后才能确定采用的编码方式。另一方面，本文简要介绍了低功耗CIS接口编码的基本原理和该编码的电路设计方法；然后详细阐述该编/解码电路从前端到物理版图的设计过程；最后，对CIS编解码器的关键性能做了评估，编解码模块规模分别为697门和580门，可以考虑在系统设计中调用该子电路模块。
李晓红[8]（2011）在《低功耗片上总线编码机制的研究与设计》文中指出随着技术的发展,片上系统的集成度越来越高,系统的工作频率也不断提高,功耗问题成为了集成电路发展的一个瓶颈。而工艺进入深亚微米阶段后,线与线之间的距离越来越短,由线间耦合电容带来的动态功耗成为了芯片功耗的一个重要组成部分。因此降低总线的动态功耗已经成为了研究的热点。总线低功耗编码则是降低总线动态功耗的最为有效的方法之一。本文首先设计了一种改进的Even/Odd Bus Invert总线编码方案,致力于降低总线上无规律数据的耦合翻转数目,从而达到降低动态功耗的目的。该方法的提出是基于2004年Naveen K. Samala和Damu Radhakrishnan等人提出的Even/Odd Bus Invert总线编码方法,针对32位随机数据,本文提出的改进E/O BI编码方法降低了32.25%的耦合翻转数,比原方法提高了11.32%。针对目前主流的片上总线AMBA AHB总线和AMBA AXI总线,本文根据总线各自的特点,在改进的E/O BI编码基础上,分别提出了针对AHB地址总线的混合型低功耗总线编码方案,以及针对AXI数据通道的低功耗总线编码方案。本课题搭建了基于AHB总线的SoC平台以及硬件实现AXI总线架构来测试编码效果,测试结果表明,这两种编码方法都具有较好的编码效果,针对AHB的混合型总线编码方案降低了51.47%的耦合翻转数,针对AXI的总线编码方案针对第一组测试数据和第二组测试数据分别降低了10.57%和23.80%的耦合翻转数。
焦亚冬[9]（2011）在《总线编码方法研究及其FPGA验证》文中认为深亚微米总线面临着功耗、串扰延迟和噪声等问题。总线低功耗编码、串扰抑制编码和差错控制编码技术可有效解决上述问题,从而提高总线性能和可靠性。目前,研究设计同时解决功耗、串扰和可靠性问题的统一总线编码方法成为热点。另外,在总线编码算法的验证方法以及硬件实现方面需要深入研究。根据总线编码技术的特点和发展趋势,本文针对具有低功耗、串扰抑制和检错/纠错功能的总线编码技术展开研究,提出了一种新型的自适应时空编码方法,其中低功耗编码采用改进的分组BI编码,串扰抑制编码采用新型的自适应时间编码,同时设计了差错检测电路。针对编码算法的验证,本文在传统验证方法的基础上,初步探讨通过FPGA建立总线编解码系统验证平台。在此基础上,针对不同的数据源,对本文介绍的三种统一编码方法进行了对比分析。结果显示,采用新型的自适应时空编码方法,功耗比同类方法降低6.8%-14%,时间节省率提高约42%,且算法实现代价小,整体上优于其它编码方法。
钟广德[10]（2011）在《低功耗抗串扰总线编码研究与设计》文中研究表明深亚微米片上总线的串扰延迟、功耗和噪声已成为限制总线性能和可靠性的关键因素。通过低功耗编码、串扰抑制编码和检错/纠错编码可有效解决这些问题,从而提高总线的性能和可靠性并降低总线动态功耗。本文在研究国内外总线编码最新进展的基础上,归纳总结了总线编码的一般概念和研究方法。根据深亚微米总线模型和统一的总线编码框架,提出了一种低功耗抗串扰自适应时空总线编码方法以降低深亚微米总线的串扰延迟和功耗。采用SPEC标准数据源对算法进行了评估,该方法在消除恶性串扰的同时使总线数据吞吐率提高了62.59%81.62%,功耗比同类方法降低14.63%54.67%,对于32位数据总线,仅需7根冗余线,在动态功耗、布线资源和性能方面获得了有效的优化。此外,采用IP设计技术将该算法映射成可重用的硬宏模块,并对其时序、面积和功耗等关键特性进行版图精准的评估,同时还建立了其整体验证环境,从物理实现的层次验证该算法的可行性及有效性,初步探讨了总线编解码算法的物理实现、验证与应用。
二、零翻转编码地址总线SoC的低功耗设计（论文开题报告）
（1）论文研究背景及目的
此处内容要求：
首先简单简介论文所研究问题的基本概念和背景，再而简单明了地指出论文所要研究解决的具体问题，并提出你的论文准备的观点或解决方法。
写法范例：
本文主要提出一款精简64位RISC处理器存储管理单元结构并详细分析其设计过程。在该MMU结构中,TLB采用叁个分离的TLB,TLB采用基于内容查找的相联存储器并行查找,支持粗粒度为64KB和细粒度为4KB两种页面大小,采用多级分层页表结构映射地址空间,并详细论述了四级页表转换过程,TLB结构组织等。该MMU结构将作为该处理器存储系统实现的一个重要组成部分。
（2）本文研究方法
调查法：该方法是有目的、有系统的搜集有关研究对象的具体信息。
观察法：用自己的感官和辅助工具直接观察研究对象从而得到有关信息。
实验法：通过主支变革、控制研究对象来发现与确认事物间的因果关系。
文献研究法：通过调查文献来获得资料，从而全面的、正确的了解掌握研究方法。
实证研究法：依据现有的科学理论和实践的需要提出设计。
定性分析法：对研究对象进行“质”的方面的研究，这个方法需要计算的数据较少。
定量分析法：通过具体的数字，使人们对研究对象的认识进一步精确化。
跨学科研究法：运用多学科的理论、方法和成果从整体上对某一课题进行研究。
功能分析法：这是社会科学用来分析社会现象的一种方法，从某一功能出发研究多个方面的影响。
模拟法：通过创设一个与原型相似的模型来间接研究原型某种特性的一种形容方法。
三、零翻转编码地址总线SoC的低功耗设计（论文提纲范文）
（2）SoC总线的低功耗分支编码方案（论文提纲范文）
| 0 引言 |
| 1 应用于AHB总线的T0-BI编码技术 |
| 1.1 AHB总线[10] |
| 1.2 应用于AHB地址总线的T0-BI编码方案 |
| 2 地址总线低功耗分支编码 |
| 3 数据总线低功耗分支编码 |
| 4 硬件实现及结果分析 |
| 5 结语 |
（3）实时低功耗的ARM中断控制器IP的设计与实现（论文提纲范文）
| 摘要 |
| Abstract |
| 第1章 绪论 |
| 1.1 课题研究背景及意义 |
| 1.2 医疗芯片总体架构 |
| 1.3 国内外中断控制器的现状及发展趋势 |
| 1.4 论文主要内容及结构 |
| 1.5 本章小结 |
| 第2章 AMBA AHB 总线协议 |
| 2.1 SOC 片上总线五种标准比较 |
| 2.2 AMBA 总线协议 |
| 2.3 AHB 总线 |
| 2.3.1 AMBA AHB 信号列表 |
| 2.3.2 AHB 总线操作 |
| 2.3.3 AHB 总线传输类型 |
| 2.3.4 AHB 总线传输响应 |
| 2.4 本章小结 |
| 第3章 中断控制器设计 |
| 3.1 中断控制器特征 |
| 3.2 中断控制器系统结构 |
| 3.3 中断控制器寄存器 |
| 3.4 各单元模块的设计 |
| 3.4.1 AHB 总线接口模块 |
| 3.4.2 中断源 |
| 3.4.3 中断请求逻辑 |
| 3.4.4 FIQ 中断逻辑 |
| 3.4.5 向量 IRQ 中断模块 |
| 3.4.6 中断优先级模块 |
| 3.4.7 环链中断控制器 |
| 3.5 中断保护模式 |
| 3.6 中断嵌套 |
| 3.7 中断设计流程 |
| 3.8 中断控制器使用事项 |
| 3.9 本章小结 |
| 第4章 可测试性设计与低功耗设计 |
| 4.1 可测试性设计 |
| 4.1.1 扫描链测试 |
| 4.1.2 可测试性设计流程 |
| 4.1.3 静态时序分析 |
| 4.2 低功耗设计 |
| 4.2.1 门控时钟电路 |
| 4.2.2 操作数分离 |
| 4.2.3 门控功耗 |
| 4.2.4 功耗对比 |
| 4.3 后端物理设计 |
| 4.4 本章小结 |
| 第5章 功能验证与分析 |
| 5.1 测试覆盖率 |
| 5.2 各模块功能验证 |
| 5.2.1 FIQ 中断验证 |
| 5.2.2 IRQ 中断验证 |
| 5.2.3 AHB 总线接口读写验证 |
| 5.2.4 保护模式验证 |
| 5.3 FPGA 原型验证 |
| 5.4 本章小结 |
| 结论 |
| 参考文献 |
| 致谢 |
| 附录A |
| 附录B |
| 附录C |
（5）射频识别卡SOC设计（论文提纲范文）
| 摘要 |
| Abstract |
| 第一章 绪论 |
| 1.1 课题背景及意义 |
| 1.2 SOC设计的发展历史与现状 |
| 1.3 现代SOC设计流程 |
| 1.4 IP复用技术 |
| 1.5 论文内容及安排 |
| 第二章 射频识别卡基本架构 |
| 2.1 CPU的选取 |
| 2.1.1 常用CPU的介绍 |
| 2.1.2 DW8051 CPU |
| 2.2 射频识别卡SOC架构 |
| 第三章 射频识别卡数字模块设计实现 |
| 3.1 MMU模块的设计 |
| 3.2 FIFO的设计 |
| 3.2.1 FIFO介绍 |
| 3.2.2 亚稳态 |
| 3.2.3 FIFO的架构和设计实现 |
| 3.3 地址译码模块 |
| 3.4 数据采集模块和数据写入控制模块 |
| 3.5 3DES加密模块 |
| 第四章 芯片的低功耗设计 |
| 4.1 低功耗设计的必要性和优点 |
| 4.2 功耗的分析 |
| 4.3 低功耗电路的设计和优化 |
| 第五章 SOC逻辑综合以及可测性设计 |
| 5.1 逻辑综合 |
| 5.1.1 逻辑综合库文件简介 |
| 5.1.2 约束文件以及自动化控制文件的编写 |
| 5.1.3 结果及分析 |
| 5.2 可测性设计 |
| 第六章 芯片物理设计 |
| 6.1 设计文件的准备 |
| 6.2 布局 |
| 6.3 时钟树综合 |
| 6.4 版图布线 |
| 第七章 结束语 |
| 参考文献 |
| 致谢 |
| 学位论文评阅及答辩情况表 |
（6）软件和硬件相结合的MP3芯片低功耗实现（论文提纲范文）
| 摘要 |
| ABSTRACT |
| 第一章 绪论 |
| 1.1 课题研究背景 |
| 1.2 课题研究意义 |
| 1.3 本文结构安排 |
| 第二章 MP3 软件解码和芯片功耗分析 |
| 2.1 MP3 软件解码 |
| 2.1.1 MP3 位串格式 |
| 2.1.2 标头档 |
| 2.1.3 旁信息 |
| 2.1.4 主要资料 |
| 2.1.5 霍夫曼解码 |
| 2.1.6 反量化 |
| 2.1.7 重新排列 |
| 2.1.8 联合立体声的处理 |
| 2.1.9 消除交叠现象 |
| 2.1.10 反转修正式离散余弦转换 |
| 2.1.11 重叠相加 |
| 2.1.12 多相位合成滤波频带 |
| 2.2 MP3 解码时间分析 |
| 2.3 地址总线功耗 |
| 第三章 坐标轴旋转数位计算方法和低功耗地址总线编码 |
| 3.1 坐标轴旋转数位算法 |
| 3.1.1 利用非叠代式双重角度 CORDIC |
| 3.2 低功耗地址总线 |
| 3.2.1 反向总线编码 |
| 3.2.2 零翻转编码 |
| 3.2.3 应用总结 |
| 第四章 MP3 芯片软硬件共同设计 |
| 4.1 MP3 硬件解码设计 |
| 4.1.1 反转修正式离散余弦转换的硬件架构 |
| 4.1.2 多相位合成滤波频带的硬件架构 |
| 4.1.3 硬解解码模拟结果与分析 |
| 4.2 低功耗总线编码实现 |
| 4.2.1 指令地址总线编码 |
| 4.2.2 数据地址总线编码 |
| 4.2.2.1 混合编码 |
| 4.2.2.2 带可调步进表的混合编码 |
| 4.2.2.3 读写分开带可调步进表的混合编码 |
| 4.2.3 指令数据混合地址总线编码 |
| 4.2.3.1 指令地址选择器 |
| 4.2.3.2 步进表 |
| 4.2.4 总结和应用 |
| 4.3 软件考虑 |
| 第五章 MP3 芯片功耗验证和软件优化 |
| 5.1 系统测试 C 程序 |
| 5.1.1 系统启动程序 |
| 5.1.2 MP3 解码程序 |
| 5.1.3 总线翻转测试程序 |
| 5.2 FPGA 功能测试以及总线翻转次数统计 |
| 5.2.1 指令地址总线编码效果 |
| 5.2.2 数据地址总线编码效果 |
| 5.2.3 FPGA 验证测试结论 |
| 5.3 EDA 工具分析预估功耗 |
| 5.3.1 EDA 环境建立 |
| 5.3.2 新旧 SOC 相同时钟频率解码功耗对比 |
| 5.3.3 新 SOC 降低时钟频率后的解码功耗 |
| 5.3.4 新 MP3 芯片优化 C 程序后功耗 |
| 5.4 本章小结 |
| 第六章 总结与结论 |
| 6.1 本设计所研究的主要内容 |
| 6.2 实际意义及展望 |
| 致谢 |
| 参考文献 |
（7）总线低功耗编码算法研究及其物理设计（论文提纲范文）
| 摘要 |
| Abstract |
| 第一章 绪论 |
| 1.1 研究背景 |
| 1.1.1 深亚微米工艺条件下所面临的问题 |
| 1.1.2 互连编码技术的应用 |
| 1.2 国内外互连编码研究现状 |
| 1.2.1 国外互连编码研究现状 |
| 1.2.2 国内互连编码研究现状 |
| 1.3 论文主要内容和章节安排 |
| 第二章 深亚微米互连线分析及其编码方法 |
| 2.1 传统总线模型及其延时计算 |
| 2.1.1 传统总线模型 |
| 2.1.2 Elmore 延时模型 |
| 2.2 深亚微米互连线分析 |
| 2.3 深亚微米互连线时延分析 |
| 2.4 DSM 互连线编码的发展 |
| 2.4.1 低功耗编码 |
| 2.4.2 串扰抑制编码 |
| 2.5 小结 |
| 第三章 深亚微米信道查错/纠错编码 |
| 3.1 差错系统的分类 |
| 3.2 纠错码的分类 |
| 3.3 汉明编码 |
| 3.4 DSM 信道的差纠错编码 |
| 3.5 小结 |
| 第四章 改进的汉明纠错编码 |
| 4.1 统一编码的折衷选择 |
| 4.2 改进汉明编码的原理及电路设计 |
| 4.2.1 改进汉明编码思想 |
| 4.2.2 编码电路设计 |
| 4.2.3 解码电路设计 |
| 4.3 实验及结果分析 |
| 4.4 小结 |
| 第五章 低功耗 CIS 接口电路的物理设计 |
| 5.1 CIS 数据接口 |
| 5.2 CIS 接口电路物理设计 |
| 5.2.1 Design Compiler 综合流程 |
| 5.2.2 Astro 布局布线流程 |
| 5.3 电路性能评估 |
| 5.4 提交文件及后仿 |
| 5.5 小结 |
| 第六章 结束语 |
| 致谢 |
| 参考文献 |
（8）低功耗片上总线编码机制的研究与设计（论文提纲范文）
| 摘要 |
| ABSTRACT |
| 图录 |
| 表录 |
| 第一章 绪论 |
| 1.1 研究背景及意义 |
| 1.2 片上总线结构概况 |
| 1.3 低功耗设计技术简介 |
| 1.4 国内外发展现状与趋势 |
| 1.5 本文主要工作和组织结构 |
| 第二章 片上总线结构 |
| 2.1 AMBA 总线 |
| 2.1.1 AHB 总线 |
| 2.1.2 AMBA APB 总线 |
| 2.1.3 AMBA AXI 总线 |
| 2.2 其他总线 |
| 2.2.1 CoreConnect 总线 |
| 2.2.2 Wishbone 总线 |
| 2.2.3 OCP 总线 |
| 2.2.4 AVALON 总线 |
| 2.3 本章小结 |
| 第三章 低功耗总线编码基础 |
| 3.1 CMOS 集成电路功耗 |
| 3.1.1 翻转功耗 |
| 3.1.2 短路功耗 |
| 3.1.3 漏电流功耗 |
| 3.2 深亚微米总线功耗模型 |
| 3.2.1 简单总线电容模型 |
| 3.2.2 DSM 总线电容模型 |
| 3.3 经典总线低功耗编码技术 |
| 3.3.1 BI 编码 |
| 3.3.2 T0 编码 |
| 3.3.3 E/O BI 编码 |
| 3.3.4 WCM 编码 |
| 3.4 本章小结 |
| 第四章 混合型低功耗总线编码 |
| 4.1 传统E/O BI 编码应用分析与改进方案 |
| 4.1.1 现有E/O BI 编码方案的局限性 |
| 4.1.2 改进的E/O BI 编码 |
| 4.2 针对AHB 总线的混合型低功耗总线编码方案及硬件实现 |
| 4.2.1 针对AHB 总线的混合型低功耗总线编码方案 |
| 4.2.2 硬件实现 |
| 4.3 针对AXI 总线的低功耗总线编码方案及硬件实现 |
| 4.3.1 针对AXI 总线的低功耗总线编码方案 |
| 4.3.2 硬件实现 |
| 4.4 本章小结 |
| 第五章 方案的仿真测试与验证 |
| 5.1 改进E/O BI 编码测试 |
| 5.2 基于AHB 总线的测试平台 |
| 5.2.1 测试平台实现 |
| 5.2.2 测试向量 |
| 5.3 基于AXI 总线的测试平台 |
| 5.3.1 测试平台实现 |
| 5.3.2 测试向量 |
| 5.4 本章小结 |
| 第六章 结束语 |
| 6.1 主要工作与成果 |
| 6.2 后续研究工作 |
| 参考文献 |
| 致谢 |
| 攻读硕士学位期间已发表或录用的论文 |
| 附件 |
（9）总线编码方法研究及其FPGA验证（论文提纲范文）
| 摘要 |
| Abstract |
| 第一章 绪论 |
| 1.1 研究背景 |
| 1.1.1 深亚微米总线及其挑战 |
| 1.1.2 总线编码方法研究的意义 |
| 1.2 国内外总线编码研究现状 |
| 1.2.1 国外总线编码研究现状 |
| 1.2.2 国内总线编码研究现状 |
| 1.3 本文主要内容和章节安排 |
| 第二章 深亚微米总线解析模型 |
| 2.1 深亚微米总线能耗解析模型 |
| 2.1.1 深亚微米总线模型 |
| 2.1.2 深亚微米总线能耗解析模型 |
| 2.1.3 简化的能耗等效模型 |
| 2.2 深亚微米总线延迟解析模型 |
| 2.2.1 深亚微米总线和驱动器 |
| 2.2.2 深亚微米总线延迟解析模型 |
| 2.3 深亚微米总线差错模型 |
| 2.3.1 深亚微米总线串扰噪声分析 |
| 2.3.2 深亚微米总线差错模型 |
| 2.4 小结 |
| 第三章 总线编码技术 |
| 3.1 总线低功耗编码技术 |
| 3.1.1 地址总线低功耗编码方法 |
| 3.1.2 数据总线低功耗编码方法 |
| 3.2 总线串扰抑制编码技术 |
| 3.2.1 空间编码方法 |
| 3.2.2 时间编码方法 |
| 3.2.3 空间-时间编码方法 |
| 3.3 差错控制编码技术 |
| 3.3.1 检错编码方法 |
| 3.3.2 纠错编码方法 |
| 3.4 统一总线编码技术 |
| 3.4.1 统一总线编码技术框架 |
| 3.4.2 统一总线编码方法 |
| 3.5 小结 |
| 第四章 自适应时空总线编码及其FPGA 验证 |
| 4.1 自适应时空总线编码方法 |
| 4.1.1 自适应时间编码方法 |
| 4.1.2 改进的SBI编码 |
| 4.1.3 自适应时空编码方法 |
| 4.2 FPGA 验证 |
| 4.2.1 FPGA 简介 |
| 4.2.2 仿真步骤 |
| 4.3 仿真结果与分析 |
| 4.4 小结 |
| 第五章 总结与展望 |
| 5.1 论文总结 |
| 5.2 工作展望 |
| 致谢 |
| 参考文献 |
| 研究成果 |
（10）低功耗抗串扰总线编码研究与设计（论文提纲范文）
| 摘要 |
| Abstract |
| 第一章 绪论 |
| 1.1 研究背景 |
| 1.1.1 深亚微米总线设计面临的问题 |
| 1.1.2 总线编码研究的意义 |
| 1.2 国内外总线编码研究现状 |
| 1.2.1 国外总线编码研究现状 |
| 1.2.2 国内总线编码研究现状 |
| 1.3 论文主要内容和章节安排 |
| 1.3.1 论文主要内容 |
| 1.3.2 论文章节安排 |
| 第二章 深亚微米总线模型 |
| 2.1 深亚微米总线能耗解析模型 |
| 2.1.1 深亚微米总线模型 |
| 2.1.2 深亚微米总线能耗解析模型 |
| 2.1.3 简化的能耗等效模型 |
| 2.2 深亚微米总线延迟解析模型 |
| 2.2.1 深亚微米总线和驱动器 |
| 2.2.2 深亚微米总线延迟解析模型 |
| 2.3 深亚微米总线差错模型 |
| 2.4 小结 |
| 第三章 深亚微米总线编码方法 |
| 3.1 总线低功耗编码 |
| 3.1.1 地址总线低功耗编码 |
| 3.1.2 数据总线低功耗编码 |
| 3.2 总线串扰抑制编码 |
| 3.2.1 空间编码 |
| 3.2.2 时间编码 |
| 3.2.3 时间-空间编码 |
| 3.2.4 各种总线串扰抑制编码对比 |
| 3.3 检错/纠错编码 |
| 3.3.1 简单的检错/纠错编码 |
| 3.3.2 串扰抑制和检错/纠错联合编码 |
| 3.4 统一的总线编码框架及应用 |
| 3.4.1 统一的总线编码框架 |
| 3.4.2 统一的总线编码框架的应用 |
| 3.5 小结 |
| 第四章 低功耗抗串扰自适应时空总线编码 |
| 4.1 抗串扰总线编码方法 |
| 4.2 自适应时空总线编码 |
| 4.2.1 自适应时空总线编码原理 |
| 4.2.2 自适应时空总线编码算法 |
| 4.2.3 编解码电路的设计与验证 |
| 4.3 实验及结果分析 |
| 4.4 小结 |
| 第五章 总线编解码电路的物理设计 |
| 5.1 IP复用技术简介 |
| 5.1.1 IP复用技术概述 |
| 5.1.2 IP宏模块的开发 |
| 5.2 编解码宏模块的物理设计 |
| 5.2.1 编解码宏模块物理设计的挑战 |
| 5.2.2 编解码宏模块开发流程 |
| 5.2.3 编解码宏模块物理设计 |
| 5.3 编解码宏模块的关键特性评估 |
| 5.3.1 编解码宏模块的时序特性 |
| 5.3.2 编解码宏模块的面积 |
| 5.3.3 编解码宏模块的功耗 |
| 5.4 编解码宏模块的整体验证 |
| 5.4.1 编解码宏模块的整体验证环境 |
| 5.4.2 编解码宏模块的整体验证流程 |
| 5.4.3 编解码宏模块整体验证环境的实现 |
| 5.5 小结 |
| 第六章 总结与展望 |
| 致谢 |
| 参考文献 |
| 研究成果 |
四、零翻转编码地址总线SoC的低功耗设计（论文参考文献）
- [1]北斗双模卫星导航SoC芯片的设计与实现[A]. 陈启亮,毕波,黎军琛,高参,梅其元. 卫星导航定位与北斗系统应用2015——北斗耀全球 璀璨中国梦, 2015
- [2]SoC总线的低功耗分支编码方案[J]. 李栋,王小力,杨斌,赵长睿. 计算机应用, 2014(12)
- [3]实时低功耗的ARM中断控制器IP的设计与实现[D]. 戴荣新. 湖南大学, 2014(04)
- [4]北斗双模卫星导航SoC芯片的设计与实现[A]. 陈启亮,毕波,黎军琛,高参,梅其元. 卫星导航定位与北斗系统应用2012, 2012
- [5]射频识别卡SOC设计[D]. 刘正华. 山东大学, 2012(02)
- [6]软件和硬件相结合的MP3芯片低功耗实现[D]. 宁然. 电子科技大学, 2012(01)
- [7]总线低功耗编码算法研究及其物理设计[D]. 崔帆. 西安电子科技大学, 2012(03)
- [8]低功耗片上总线编码机制的研究与设计[D]. 李晓红. 上海交通大学, 2011(07)
- [9]总线编码方法研究及其FPGA验证[D]. 焦亚冬. 西安电子科技大学, 2011(07)
- [10]低功耗抗串扰总线编码研究与设计[D]. 钟广德. 西安电子科技大学, 2011(08)