一、CMOS电路中电容的计算（论文文献综述）
吕海琦[1]（2021）在《深亚微米工艺的RISCV SoC版图设计研究》文中研究表明IC设计是指从电路构想到芯片产出的完整流程,根据流程中每个步骤分担的不同责任大致划分成前端的硬件逻辑实现和后端的版图物理实现。RISCV指令集架构的推出和不断发展使得硬件逻辑设计有了不同于以往的思路和视角,而芯片制造工艺的飞速进步也令物理版图实现过程面临不少有待解决的新问题。制造工艺进入深亚微米之后随之而来的电路寄生效应、电迁移、噪声干扰等问题愈加严重,需要工程师结合集成电路工艺发展特点,开发出更先进的EDA工具,研究出更科学的版图设计技巧才能缩短版图收敛周期,满足如今市场对SoC的要求。论文在基于Synopsys系列先进的SoC设计验证平台Design Compiler、IC Compiler等完成了对整颗RISCV SoC芯片的后端版图设计。论文介绍了 RISCV架构指令集和SoC芯片的前端电路逻辑实现理念,重点对可测试性综合设计、低功耗策略实现、静态时序分析、自动布局布线等进行了研究,提出了芯片的物理实现过程及改良版图质量的着手方向,在深亚微米制造工艺下较好地完成了一个14万门芯片版图设计工作。该款芯片对RISCV架构SoC芯片的实现具有探究意义,也对深亚微米工艺带来的版图问题及解决方案提供了参考价值。本设计在逻辑综合时,运用了 DC的Topography技术,减小了时延不精准对芯片时序的影响。扫描设计时通过对存储器模块进行“旁路”、修复时钟的不可控性等方法提高测试覆盖率。通过多阈值电压优化,时钟门控电路单元插入以及对存储器进行分块访问的方法大大减小了 SoC芯片的功耗。对芯片设置了两个情景对应功能模式和扫描模式,使得EDA工具可以兼顾两个情境下的时序、面积、功耗的优化,最终使芯片可以正常工作在每一种工作环境下。在芯片的布局规划阶段,通过不断迭代优化最终完成了电压降、电迁移都满足要求的电源网络设计[12]。采用最常用的二叉树结构完成了功能时钟和测试时钟的设计,时钟树的各个参数都满足要求。在静态时序分析过程中,首先在StarRC平台上获取了全芯片的寄生参数,再导入PrimeTime平台加快了时序收敛的速度,并且具有相比其他平台更高的电路时序分析覆盖率,最终完成了时序的签收交付。通过增加对地反向偏置二极管、增加布线的宽度、扩大金属线间距、插入填充单元、增加冗余通孔等方法避免了芯片的可制造性问题。
代诗远[2]（2021）在《基于n型IGZO和p型SnO薄膜晶体管的柔性CMOS电路研究》文中认为近年来柔性电子发展迅速,在可穿戴设备、柔性显示器、射频电子标签（RFID）、电子皮肤、先进能源等领域显示出了巨大的应用潜力。柔性电子是基于柔性基底（如塑料、纸张、柔性玻璃等）的新兴电子技术,这种颠覆性的技术将彻底改变我们的日常生活。与传统非晶硅、多晶硅和有机物半导体相比,氧化物半导体具有载流子迁移率高（～1-100 cm2/Vs）、沉积温度低（因此可沉积在柔性衬底）、工艺成本低（如溅射、印刷等）、可见光区透明性好、可大面积均匀制造等优点,是柔性电子的理想材料之一。实际制备中,氧化物半导体通常需要热退火来提升薄膜质量、优化电学接触、调节沟道导电性等,退火温度通常在100℃甚至更高,此外,器件制备过程中的光刻等图形化工艺通常也需要进行热烘,柔性衬底较低的耐受温度,大热膨胀系数和较大的表面粗糙度等负面因素在很大程度上限制了氧化物半导体在柔性电子领域的实际应用。基于以上问题,本论文工作采用一种新型在刚性衬底制备器件,之后剥离、转移至柔性聚对苯二甲酸乙二醇脂（PET）基底的方法,成功制备了基于氧化物半导体的高性能柔性n型InGaZnO（IGZO）薄膜晶体管（thin-film transistors,TFT）、p型SnO TFTs及互补金属氧化物半导体（CMOS）电路的制备。上述柔性TFTs和CMOS电路可很好地耐受机械弯曲性能,且该柔性CMOS电路的电学性能在同类型柔性电路中达到最优。以上实验结果说明该方法非常利于制备基于氧化物半导体的高性能柔性电子电路。本论文的主要研究内容如下:（1）柔性互补型氧化物TFTs的制备。在覆有热氧化SiO2的Si衬底先引入可剥离金属镍Ni界面层,在其上基于氧化物半导体的常规制备工艺（含退火、热烘等工艺步骤,最高工艺温度225℃）制备n型IGZO TFTs及p型SnO TFTs,其后将器件覆盖有机保护层（同为支撑层）后置于水中,利用Ni与SiO2在水中反应生成镍硅酸盐,可显着降低Ni/SiO2的界面黏附能,再通过机械剥离该界面,将器件转移至柔性聚对苯二甲酸乙二醇酯（PET）衬底。该方法与常规半导体工艺（热退火,光刻,真空镀膜等）等有良好的兼容性,器件制备也不受柔性衬底材料特性（如低玻璃化转变温度、大的热膨胀系数、高粗糙度等）的影响。（2）柔性互补型氧化物TFTs的性能研究。在未弯曲的flat态时,上述制备的柔性互补型TFTs性能优异,IGZO TFTs与SnO TFTs的电子/空穴迁移率μe/μh、开关比ION/IOFF、阈值电压VTH、亚阈值摆幅SS分别为10.441 cm2/Vs和0.433 cm2/Vs,1.016 × 106 和 2.032×104,5.645 V 和-4.589 V,0.427 V/decade 和 2.137 V/decade。对上述柔性TFTs在不同拉伸应变下对器件性能影响的研究表明:当应变ε从0.33%增大到1.25%的过程中,上述柔性TFTs的μe、μh、VTH、SS没有显着变化,依旧优异,说明在上述应变范围内,该系列柔性TFTs的电学性能具有良好的耐弯曲应力特性。（3）柔性CMOS反相器的设计制备与性能研究。基于上述结果,本论文进而设计并制备了基于n型IGZO和p型SnO的柔性CMOS反相器。当SnO TFT和IGZO TFT的沟道宽长比的比值N=5,VDD=10 V时,处于flat态的CMOS反相器性能出色,最大电压增益|Gain|达到了 122.6 V/V（已报道氧化物柔性CMOS反相器的最高增益值）,门限电压Vtr=4.83 V,低电平噪声容限NML和高电平噪声容限NMH分别达到了 VDD的43.6%和48.6%。对上述反相器在VDD=10 V时进行拉伸应变测试的研究表明,随拉伸应变ε从0.50%增大至1.25%,柔性CMOS反相器的|Gain|、Vtr、NML和NMH等关键参数变化不显着,在应变ε高达1.25%时,|Gain|仍保持在100 V/V以上,Vtr=4.67 V,NML和NMH分别达到了 VDD的41.3%和49.9%,这在已报道的基于互补氧化物半导体的柔性CMOS反相器中,性能达到最优。（4）柔性CMOS逻辑门电路的设计制备与性能研究。本工作进一步设计并制备了基于n型IGZO的p型SnO的柔性与非门和柔性或非门,利用直流测试系统和示波器测试flat态下和应变ε为0.50%时输入VA、VB和输出VOUT之间的逻辑正确性。最终,flat态和应变ε为0.50%时输入VA、VB和输出VOUT之间的逻辑都正确,表明该方法制备的柔性CMOS电路具有很好的应用潜力。
汪洋[3]（2021）在《基于FPGA分组密码算法的侧信道分析与研究》文中研究说明侧信道分析作为当前密码学的热门研究方向,利用密码芯片执行中产生的泄漏信息,通过建立合适的泄漏模型,破解加密设备中密钥信息。随着侧信道分析方法的迅速发展,对当今信息安全带来巨大的挑战。因此研究侧信道分析方法,保护密码芯片避免被入侵,意义重大。本文利用FPGA（Field Programmable Gate Array,场可编程逻辑门阵列）密码芯片平台,针对 AES（Advanced Encryption Standar,高级加密标准）和 DES（Data Encryption Standard,数据加密标准）两种流行的分组算法,对传统侧信道分析方法进行了实验,提出改进的算法,密码攻击效果达到进一步优化。本文的主要工作和创新点如下:（1）本文中利用FPGA开发板进行软硬件设计,搭建了全自动电磁采集平台。该平台功能完善,采集效率高,灵活度显着。另外,本文利用数字IC软件搭建了侧信道功耗仿真采集平台,该平台不需要大量的硬件设备,仅使用PC即可完成侧信道仿真数据的采集。（2）本文使用CPA（Correlation Power Analysis,相关性能量分析）和LRA（Linear Regression Analysis,线性回归分析）无监督侧信道分析方法进行侧信道分析。针对AES和DES加密算法建立了汉明距距离模型,利用分而治之的方法完成所有密钥的恢复。本文在CPA和LRA实验的基础上,提出了基于CPA和LRA的联合攻击方法。实验结果表明联合攻击的效果比单独使用CPA或LRA的方法效果更优。（3）本文利用时频特征组和SVM（Support Vector Machine,支持向量机）多分类方法,设计了有监督侧信道攻击方法并进行侧信道分析。针对AES和DES加密算法建立了汉明距比特模型,对分组密钥的最后一段子密钥进行了攻击。本文提出了基于时频域特征提取和动态滑动窗的时频特征组构造方法,再利用PCA数据降维方法进行降维后进行SVM多分类攻击。实验结果表明基于时频特征组的SVM多分类攻击效果优于TA或SVM多分类攻击。
魏劲松[4]（2021）在《基于忆阻器的脉冲神经网络芯片研究》文中研究指明二十一世纪初期随着互联网络技术和计算机技术的高速发展,人工智能技术进入了由数据和算力推动的第三次发展浪潮。但是AI芯片的发展速度逐渐受限于冯诺依曼体系架构,AI发展将再次面临严峻的挑战。以模拟生物神经计算为主的神经形态计算技术由于具有脉冲表示信息,事件驱动和存算一体等特点,成为今天人类实现低功耗AI芯片的一个重要途径。当今神经形态系统在功能上接近早期人工神经网络,甚至在某些领域方面优于人工神经网络,例如时空信息处理,小样本数据集处理等。由于半导体技术的发展逐渐滞后于神经形态计算的需求,目前最先进的神经形态系统也远远达不到人类大脑的级别。忆阻器由于具有比传统存储器更高的集成度,更高的能效,适合于存内计算技术等优点,在当今被认为是实现神经形态系统的最佳器件之一。但是基于忆阻器的神经形态计算仍然处于研究初期,主要的研究还停留在从原理上验证单个器件实现神经计算的可能性或者通过组建小规模不可重构的忆阻器网络进行小规模实验,实现大规模多核心可重构的忆阻器神经形态芯片依然具有挑战。本文章围绕实现多核心可重构的忆阻器神经形态芯片展开研究并取得以下创新成果:（1）研究并设计基于忆阻器突触和模拟CMOS神经元的Spike Neural Net-works（SNNs）核心,并利用异步AER电路实现神经脉冲的非失真转发,最终实现了一个具有64个神经元和4K突触的SNNs系统并流片。初步验证核心具有神经计算能力,并且基于异步AER电路的通讯系统适合用于未来实现多核心SNNs芯片。（2）研究基于数字通讯协议的多核心SNNs架构,实现事件驱动的异步神经元,多核心信息交互,相位同步等功能;并最终基于FPGA实现了一个具有24个核心的SNNs加速系统。（3）研究基于忆阻器的多核心可重构SNNs芯片,并结合SNNs算法设计更加适合大规模集成的模拟神经元,并结合2TIR型突触实现低功耗神经形态计算核心;结合mesh型片上网络和基于RISC-V的处理器创建基于忆阻器的大规模可重构多核心神经形态计算核心并流片;同时为了系统地验证芯片的功能,我们为该芯片创建了与硬件一一对应的仿真器和用于配置芯片的工具链。
王孟宇[5]（2021）在《一种50MHz带宽低功耗体域网物理层链路设计与验证》文中指出体域网是一种以人体为中心的由穿戴或可嵌入式设备组成的小型化网络,目前在人体健康检测方面应用非常广泛,未来在消费电子、娱乐和军事等多个领域应用前景广阔。随着人们生活越来越丰富多彩,人们对通信带宽的需求也越来越高,宽带体域网已经成为一个研究重点。在电池技术发展遇到瓶颈的今天,小型化穿戴设备存在的一个问题是续航时间比较短,如何更好地降低设备的功耗便成为当今社会的一个研究热点。在此背景之下,本文针对一种50MHz带宽低功耗体域网物理层链路展开研究并在FPGA上进行了设计与验证,论文主要工作如下:第一,确定体域网物理层链路的性能指标,并对其技术实现方案进行分析和选择。针对本课题特定的应用场景进行需求分析,确定了物理层链路的性能指标和技术方案选择。第二,对50MHz带宽低功耗体域网物理层链路从总体上进行设计。从总体框架、基带设计、发射机设计、接收机设计和低功耗设计几个方面对50MHz带宽低功耗体域网物理层链路进行了分析和设计。第三,对50MHz带宽低功耗体域网物理层链路从几个关键模块进行设计与实现。以Turbo编译码、时频同步等几个关键模块入手,从原理算法、接口设计、时序设计、和实现几个方面对50MHz带宽低功耗体域网物理层链路进行了设计与实现。第四,通过FPGA平台完成对50MHz带宽低功耗体域网物理层链路的测试与验证。通过FPGA平台对50MHz带宽低功耗体域网物理层链路进行了测试与验证,测试结果表明链路满足性能指标,并且其进行低功耗设计之后功耗降低了大概20%。本文针对一种50MHz带宽低功耗体域网物理层链路进行了分析、设计和实现,并通过FPGA平台对其进行了测试与验证,为低功耗体域网物理层链路的相关研究提供了理论和工程基础。
徐元[6]（2021）在《VO2阻变特性及模拟神经元应用研究》文中指出在数据大爆炸当代,数据信息处理的需求急剧增加。具有强大处理能力和高能量效率的神经形态计算结构已成为信息技术领域的重要研究方向。神经形态器件则是神经形态计算方向的研究热点之一。根据其功能的不同,神经形态器件大致可以分为仿突触器件和模拟神经元器件。相对而言,仿突触器件研究广泛,而模拟神经元的研究进展较为滞后。基于相变材料的模拟神经元因其在独特的相变特性、可扩展性和集成性方面等优势,被认为是最具潜力的模拟神经元之一。在各种Mott相变材料中,VO2具有接近于室温的相变温度和良好的相变性能,是制备模拟神经元的良好候选材料。本论文着眼于VO2在模拟神经元领域的潜力,以VO2材料的阻变特性为出发点,围绕VO2器件制备方法、VO2薄膜特性对器件阻变特性的影响、VO2器件振荡特性的验证、VO2模拟神经元的构建与探究等方面开展研究,并在振荡特性机理分析、相关机理模型等方面进行了较深入的探讨。主要内容分为以下三个部分:1.采用由反应溅射、快速退火和电形成组成的三步法工艺制备出具有良好阻变特性的VO2器件。结果表明:作为电形成VO2器件的前驱体薄膜,三步法工艺中快速退火后的复合相氧化钒薄膜比常规反应溅射工艺所制备的多晶VO2薄膜更致密,电形成后薄膜中VO2相的结晶性优于常规反应溅射工艺所制备的多晶VO2薄膜。阻变特性测试结果表明:采用三步法制备的VO2器件的开关比明显大于常规反应溅射工艺所制备的多晶VO2薄膜所得到的器件。2.利用Ltspice软件,构建与VO2器件有相似阻变特性的电路仿真模型,并以此为基础,构建了VO2振荡电路。仿真结果表明:在符合振荡条件的电路中,VO2振荡电路的振荡幅度与其自身的阻变特性有关,电路元件、输入信号只能对VO2器件的振荡周期产生影响。限流电阻的增大会使振荡周期随之增大,输入电压的上升则会使振荡周期发生指数衰减。随后,进一步测试并分析了温度对VO2振荡电路振荡特性的影响机制。温度的上升会使VO2振荡电路的振幅与周期发生明显的下降,在较高的环境温度下,振荡电路出现双振幅振荡现象。这可能为VO2在新型电路中的应用提供了新思路。3.基于上述VO2振荡电路,设计并验证了一种新型的VO2模拟神经元电路。仿真及测试结果均表明,VO2模拟神经元电路与生物神经元在诸多方面表现出明显的相似性,包括受刺激后的输出波形、波形变化趋势等方面。环境温度的上升会使VO2模拟神经元的峰值幅度下降。VO2模拟神经元的脉冲周期在室温附近是基本稳定的,当环境温度达到29℃之后,会表现出明显的下降趋势。而在环境温度达到40℃时,VO2模拟神经元会被破坏。这说明,VO2模拟神经元电路与生物神经元有相似的温度依赖性。
郝志阳[7]（2021）在《陀螺马达三相方波电源技术研究》文中指出近年来,随着电力电子技术的发展,微电机生产技术已从以前机械电气技术阶段发展到现代高度集成的数字电子化阶段。由于现在微电机数量多,种类齐全,使用广泛,所以要求驱动电机电源的性能需更加完善。本课题研究的陀螺马达三相方波电源是依托航天某所马达跑合监测系统项目,为了保证马达跑合监测系统能稳定工作,高性能的陀螺电源是不可缺少的供电设备。陀螺马达这种驱动元件,其实质上是一种三相交流异步电机,所以需要设计出一种既是三相交流异步电机,同时又兼顾陀螺马达工作特点的专用电机,以使陀螺的转子运行稳定,且工作可靠。本文根据实际项目需求和应用条件给出了三相方波电源系统设计方案,概括介绍了三相信号产生机制和各个部分的设计方案,设计并制造出的初始电源样机存在一定的信号完整性问题,研究重点是对三相电源信号完整性进行分析研究,旨在进一步提高电源性能,通过信号传输线变化的电压或电流对产品性能影响的分析引出了信号完整性概念,系统的介绍了三相电源涉及的信号完整理论知识,主要包括信号质量、传输线概念、串扰噪声、反射噪声等问题的产生及抑制,最后通过Hyperlynx仿真软件对串扰、反射端接、优化电路设计、低噪声设计及长距离信号完整性进行详细研究与分析设计,对仿真优化后的电源进行功能和性能测试,对比电源优化前后数据,验证仿真设计方法。通过对电源系统的功能和性能测试分析,三相方波电源系统的功能和性能均达到各项指标要求,并具有可靠且稳定的控制性能,最终经过陀螺马达实际产品测试,可以很好的应用于陀螺马达供电,电源系统信号完整性问题在经过理论分析,仿真验证和实物测试,也得到了解决,大大降低了系统噪声,极大避免了信号噪声影响产品细小参数的测量,最终应用到工程化产品,真正解决了实际工程问题。
陈鹏[8]（2021）在《一款40 nm芯片的数字后端功耗优化技术研究与实现》文中研究说明随着集成电路制造工艺的进步与算力需求的提升,单位面积内集成的晶体管数量日益增加,电路高速运转产生的巨大功耗已经成为限制芯片应用的主要难题。低功耗设计是当前集成电路面临的巨大挑战,本文从数字后端设计的层次出发,研究相应的功耗优化技术,实现对某款40 nm芯片的功耗优化。本文提出了一种高效的多位寄存器聚类合并算法,嵌入到后端设计流程中,简化了时钟树结构,完成了该芯片中53.53%的寄存器合并,将绕线总长度优化了 20.16%,时钟网络功耗降低了 26.33%;接着提出了一种结合功耗权重和时序权重的信号线加权方法,优化了关键数据通路的负载电容,将芯片开关总功耗降低了 20.63%。最后,基于传统的数字后端流程提出了一套优化功耗的设计流程,完成了该芯片的数字版图设计,将该芯片的总功耗降低了 15.42%。本文主要创新点如下:1、结合物理位置信息和时序信息来识别单位寄存器的可合并区域,并在算法中加入调节因子,用于调整多位寄存器合并的范围与精度,使得合并过程可嵌入于数字后端设计不同的阶段。2、提出了一种基于寄存器边缘识别多位寄存器聚类群落的算法,相较于传统方法将计算的节点数降低了一倍,大大提高了算法的运算效率。3、提出了一种求解最优合并序列的高效算法,在满足功耗、时序、绕线资源的三重约束下,可快速求解出电路中最优的多位寄存器合并序列。4、提出了一种信号线加权方法,用功耗权重来量化信号线翻转率,用时序权重来量化信号线时序裕量,优化开关功耗的同时降低了对电路时序的影响。本论文的研究成果不仅适用于该40 nm芯片的功耗优化,对于用数字后端工具软件设计的芯片的功耗优化都具有应用价值和借鉴意义。
王浩[9]（2021）在《基于低功耗技术的大容量磁存储器的物理设计》文中提出MRAM磁存储器是一种新型的、基于自旋电子器件的存储器,可以通过外加电压使磁化薄膜中磁矩发生转换,从宏观表现出高阻和低阻这两种相差较大的电阻状态来保存数据“1”和“0”。MRAM的优点是非易失性存储器,掉电后数据仍能保持,同时磁存储器的读写工作时间非常短暂,可到达CPU中缓存的数据存取速度。MRAM的存储密度性能也非常优良,由于器件尺寸较小,它可以达到Flash的存储密度,这些特性有望使MRAM成为一种新型的主流存储器。而低功耗技术是如今集成电路设计中非常热门的一项技术。常见的集成电路低功耗设计方法主要有多阈值电压技术、多电源电压技术、门控时钟技术、门控电源技术等,这些方法基本都是通过降低芯片的工作电压、工作频率或是减少泄漏电流来降低芯片总功耗。本论文源于教研室与企业合作项目中一款LPDDR MRAM芯片的开发。设计基于28nm制程工艺,完成了芯片中控制器模块及接口电路从综合到物理验证的过程。论文主要研究工作如下:首先从磁存储器的研究背景和研究意义入手,分析了它的应用场景和工作原理,然后进一步延伸到了它在国内外的研究现状。LPDDR控制器架构及前端设计部分主要介绍了芯片整体的设计框架以及各主要模块的功能,并详细介绍了DC综合生成网表的过程。芯片物理设计部分详细描述了各阶段的完成过程,对设计结果进行了分析和优化。随后的低功耗设计部分介绍了一些芯片常用的低功耗设计方法并结合本项目重点介绍了两种低功耗技术,分别是改进型多阈值电压技术和门控时钟技术。其中改进型多阈值电压技术在传统低功耗技术的基础上加以改善,得到了更加优化的结果。门控时钟技术通过分析对比不同参数对于时钟结构及功耗的影响来确定最终设计方案。文章最后是对芯片的验证部分,包括了形式验证、物理验证、时序分析等,其中重点是采用AOCV的方法对时序进行了更加准确的分析。
王贵奇[10]（2021）在《高边开关驱动器及其保护电路的设计》文中指出智能功率集成电路,通常是指将功率器件、驱动模块、控制单元、各种保护电路集成于同一系统,能实现目标功能的一种单片集成电路。随着工艺等科学技术的快速发展,智能功率集成电路（SPIC）技术已经成了计算机、消费类电子、汽车电子、工业自动化等领域的重要技术。其中高边智能功率开关是智能功率集成电路（SPIC）的典型应用之一,各个模块的集成能在一定程度上实现智能化的控制。本文的目的是设计一款高边智能功率开关,包括其驱动电路以及相关保护电路,使其能够实现较完备的功能。要求芯片能在4.5V～42V的款输入电压范围内正常工作,芯片的导通电阻RDS（ON）为30mΩ,芯片能在-40°C～150°C的温度范围内工作,芯片还能够按照要求实现过压保护、短路检测、过温检测等功能。电路设计过程中,论文首先对高边功率开关芯片的整体电路结构、芯片工作原理以及高边功率开关芯片的功能与指标作了分析介绍。接着对芯片的相关保护模块包括过温检测、短路检测、栅极保护等进行分析、设计与仿真。然后对高边开关驱动电路以及控制电路进行分析、设计与仿真。驱动电路工作过程为:振荡器和电荷泵通过电压抬升使输出功率器件工作在线性区,保证芯片正常工作;逻辑控制电路综合各个保护模块的输入信号,实现对驱动器的智能化控制。最后采用电路仿真软件Cadence Spectre,先对高边功率开关的驱动器以及相关保护电路模块进行仿真,再结合给出的设计指标,对芯片的整体电路进行仿真与结果分析。T=25°C时芯片导通电阻为30mΩ,芯片开启时间为124μs,关断时间为40μs,当芯片工作温度超过150°C时启动过温保护,低于140°C解除过温保护,有10°C的滞回值;过压保护的开启阈值为45V,过压保护的关断阈值为42V,同样设有一定滞回量;启动欠压保护启动阈值为3.5V;当电源电压与输出电压的差值大于8.3V时,短路保护打开。经过仿真验证,结果满足设计指标。并利用0.35μm BCD工艺,结合工艺厂家提供的PDK,完成了部分模块的版图绘制。
二、CMOS电路中电容的计算（论文开题报告）
（1）论文研究背景及目的
此处内容要求：
首先简单简介论文所研究问题的基本概念和背景，再而简单明了地指出论文所要研究解决的具体问题，并提出你的论文准备的观点或解决方法。
写法范例：
本文主要提出一款精简64位RISC处理器存储管理单元结构并详细分析其设计过程。在该MMU结构中,TLB采用叁个分离的TLB,TLB采用基于内容查找的相联存储器并行查找,支持粗粒度为64KB和细粒度为4KB两种页面大小,采用多级分层页表结构映射地址空间,并详细论述了四级页表转换过程,TLB结构组织等。该MMU结构将作为该处理器存储系统实现的一个重要组成部分。
（2）本文研究方法
调查法：该方法是有目的、有系统的搜集有关研究对象的具体信息。
观察法：用自己的感官和辅助工具直接观察研究对象从而得到有关信息。
实验法：通过主支变革、控制研究对象来发现与确认事物间的因果关系。
文献研究法：通过调查文献来获得资料，从而全面的、正确的了解掌握研究方法。
实证研究法：依据现有的科学理论和实践的需要提出设计。
定性分析法：对研究对象进行“质”的方面的研究，这个方法需要计算的数据较少。
定量分析法：通过具体的数字，使人们对研究对象的认识进一步精确化。
跨学科研究法：运用多学科的理论、方法和成果从整体上对某一课题进行研究。
功能分析法：这是社会科学用来分析社会现象的一种方法，从某一功能出发研究多个方面的影响。
模拟法：通过创设一个与原型相似的模型来间接研究原型某种特性的一种形容方法。
三、CMOS电路中电容的计算（论文提纲范文）
（1）深亚微米工艺的RISCV SoC版图设计研究（论文提纲范文）
| 摘要 |
| ABSTRACT |
| 第1章 绪论 |
| 1.1 本论文研究的目的和意义 |
| 1.2 本文主要工作 |
| 1.3 论文的结构安排 |
| 1.4 本章小结 |
| 第2章 RISCV SoC设计概述 |
| 2.1 RISCV架构指令集介绍 |
| 2.2 处理器内核设计 |
| 2.3 SoC设计 |
| 2.4 本章小结 |
| 第3章 版图设计技术基础 |
| 3.1 逻辑综合 |
| 3.1.1 指定库文件 |
| 3.1.2 定义综合环境 |
| 3.1.3 设置设计约束 |
| 3.1.4 设计约束优化 |
| 3.2 可测试性设计 |
| 3.2.1 可测试性设计的必要性 |
| 3.2.2 故障模型 |
| 3.2.3 可测试性分析 |
| 3.3 低功耗设计 |
| 3.3.1 CMOS电路的功耗 |
| 3.3.2 低功耗设计策略 |
| 3.4 版图设计 |
| 3.4.1 布局规划 |
| 3.4.2 时钟树综合 |
| 3.4.3 布线 |
| 3.5 本章小结 |
| 第4章 RISCV SoC可测试性逻辑综合 |
| 4.1 可测试性逻辑综合 |
| 4.1.1 DC Topography技术 |
| 4.1.2 多模式多端角 |
| 4.1.3 DFT设计 |
| 4.2 低功耗设计实现 |
| 4.2.1 门控时钟技术 |
| 4.2.2 多阈值优化技术 |
| 4.2.3 存储器分块访问 |
| 4.3 本章小结 |
| 第5章 RISCV SOC芯片的版图设计 |
| 5.1 数据准备 |
| 5.2 芯片的布局规划 |
| 5.2.1 芯片面积设计 |
| 5.2.2 宏单元布局 |
| 5.2.3 电源规划 |
| 5.3 标准单元布局 |
| 5.4 时钟树综合 |
| 5.5 布线 |
| 5.5.1 布线设置 |
| 5.5.2 布线拥塞 |
| 5.6 静态时序分析 |
| 5.7 可制造性设计 |
| 5.8 本章小结 |
| 第6章 结论与展望 |
| 6.1 结论 |
| 6.2 展望 |
| 6.3 本章小结 |
| 参考文献 |
| 致谢 |
| 学位论文评阅及答辩情况表 |
（2）基于n型IGZO和p型SnO薄膜晶体管的柔性CMOS电路研究（论文提纲范文）
| 摘要 |
| ABSTARACT |
| 缩写及符号表 |
| 第一章 绪论 |
| 1.1 引言 |
| 1.2 氧化物半导体 |
| 1.3 氧化物半导体的发展历史 |
| 1.3.1 n型氧化物半导体 |
| 1.3.2 p型氧化物半导体 |
| 1.4 柔性CMOS电路的研究现状 |
| 1.5 研究背景和内容 |
| 第二章 柔性器件的制备工艺探索与优化 |
| 2.1 Ni/SiO_2界面分离工艺优化 |
| 2.1.1 衬底清洗 |
| 2.1.2 牺牲层Ni的制备 |
| 2.1.3 界面分离过程的优化 |
| 2.2 器件性能优化工艺 |
| 2.2.1 器件结构优化 |
| 2.2.2 PMMA包覆对器件性能的提升 |
| 2.3 柔性器件的制备 |
| 2.3.1 刚性衬底上制备器件流程 |
| 2.3.2 转移至柔性衬底流程 |
| 2.4 器件电学性能测试 |
| 2.5 本章小结 |
| 第三章 互补型柔性氧化物半导体TFTs的制备和应变测试 |
| 3.1 TFT的关键性能参数 |
| 3.2 柔性氧化物半导体TFTs的电学性能 |
| 3.3 柔性器件的应变测试方法及计算 |
| 3.4 柔性TFTs的应变测试及结果分析 |
| 3.5 本章小结 |
| 第四章 基础柔性CMOS电路 |
| 4.1 CMOS反相器的工作原理 |
| 4.2 柔性CMOS反相器的设计和制备 |
| 4.3 柔性CMOS反相器的应变测试 |
| 4.4 与非门、或非门的电路结构和工作原理 |
| 4.5 柔性与非门、或非门的制备与测试 |
| 4.5.1 柔性与非门、或非门的制备 |
| 4.5.2 柔性与非门、或非的应变测试 |
| 4.6 柔性5阶环形振荡器的制备 |
| 4.7 本章小结 |
| 第五章 总结与展望 |
| 5.1 结论 |
| 5.2 展望 |
| 致谢 |
| 参考文献 |
| 攻读硕士学位期间的研究成果 |
| 学位论文评阅及答辩情况表 |
（3）基于FPGA分组密码算法的侧信道分析与研究（论文提纲范文）
| 摘要 |
| ABSTRACT |
| 第一章 绪论 |
| 1.1 研究背景与意义 |
| 1.2 国内外研究状况 |
| 1.3 主要创新点 |
| 1.4 论文主要内容及安排 |
| 第二章 侧信道泄漏原理和分组密码算法 |
| 2.1 侧信道泄漏原理 |
| 2.1.1 功耗泄漏原理 |
| 2.1.2 电磁泄漏原理 |
| 2.2 分组密码算法设计 |
| 2.2.1 AES加密算法 |
| 2.2.2 DES加密算法 |
| 2.3 本章小结 |
| 第三章 侧信道硬件平台和仿真平台搭建 |
| 3.1 FPGA加密算法的Verilog设计与实现 |
| 3.1.1 FPGA加密算法的Verilog设计 |
| 3.1.2 FPGA加密算法的Verilog实现 |
| 3.2 数据采集平台搭建及其自动化 |
| 3.2.1 FPGA电磁采集平台 |
| 3.2.2 数字IC功耗仿真平台 |
| 3.3 本章小结 |
| 第四章 无监督的侧信道分析方法 |
| 4.1 基于CPA的攻击方法 |
| 4.1.1 基于汉明距的相关系数方法分析 |
| 4.1.2 CPA侧信道分析实验 |
| 4.2 基于LRA的攻击方法 |
| 4.2.1 多字节线性回归方法分析 |
| 4.2.2 LRA实验与分析 |
| 4.3 基于CPA和LRA的联合攻击方法 |
| 4.3.1 CPA和LRA的局限性 |
| 4.3.2 CPA和LRA联合攻击实验与分析 |
| 4.4 本章小结 |
| 第五章 有监督的侧信道分析方法 |
| 5.1 模板攻击与支持向量机 |
| 5.1.1 经典模板攻击 |
| 5.1.2 支持向量机 |
| 5.2 数据降维与特征提取 |
| 5.2.1 PCA数据降维 |
| 5.2.2 时频域信号特征提取 |
| 5.3 实验与数据分析 |
| 5.3.1 模板攻击实验 |
| 5.3.2 SVM多分类实验 |
| 5.3.3 实验数据分析 |
| 5.4 本章小结 |
| 第六章 总结与展望 |
| 6.1 工作总结 |
| 6.2 工作展望 |
| 参考文献 |
| 致谢 |
（4）基于忆阻器的脉冲神经网络芯片研究（论文提纲范文）
| 摘要 |
| abstract |
| 名词解释 |
| 第1章 绪论 |
| 1.1 研究背景 |
| 1.2 神经网络算法研究现状 |
| 1.2.1 深度学习 |
| 1.2.2 脉冲神经网络(SNNs) |
| 1.3 神经网络处理器现状 |
| 1.3.1 深度学习加速器 |
| 1.3.2 脉冲神经网络芯片与系统 |
| 1.4 选题意义和研究内容 |
| 第2章 基于新原理器件的SNN核心 |
| 2.1 SNN核心概述 |
| 2.2 模拟CMOS神经元 |
| 2.2.1 模拟CMOS神经元基本原理 |
| 2.2.2 基于忆阻器突触的模拟神经元 |
| 2.3 忆阻器突触 |
| 2.3.1 忆阻器阵列及突触 |
| 2.3.2 RRAM阵列与CMOS工艺集成 |
| 2.4 AER电路和延时无关接口 |
| 2.4.1 二选一 AER电路 |
| 2.4.2 多输入Tree-AER电路 |
| 2.4.3 延时无关接口电路 |
| 2.5 神经形态核心测试 |
| 2.5.1 功能测试 |
| 2.5.2 性能对比 |
| 2.6 TSM神经元及核心 |
| 2.6.1 TSM和神经元 |
| 2.6.2 测试结果 |
| 2.7 本章小节 |
| 第3章 基于FPGA的纯数字多核心SNN架构 |
| 3.1 概述 |
| 3.1.1 适合脉冲神经网络的片上分布式计算 |
| 3.1.2 类神经递质传播方式 |
| 3.1.3 基于异步电路的神经网络设计 |
| 3.2 多核心SNN芯片架构研究 |
| 3.2.1 多核心SNN芯片中的问题 |
| 3.2.2 基本架构 |
| 3.2.3 网络连接的架构 |
| 3.2.4 计算核心的存储结构 |
| 3.2.5 通讯方法 |
| 3.2.6 计算核心的同步机制 |
| 3.3 异步电路设计 |
| 3.3.1 基于click的异步流水线设计 |
| 3.4 结果展示 |
| 3.5 本章小结 |
| 3.5.1 技术展望 |
| 第4章 基于忆阻器的多核心SNN芯片 |
| 4.1 概述 |
| 4.2 模拟CMOS神经元 |
| 4.2.1 神经元电路工作相位 |
| 4.2.2 2T1R |
| 4.2.3 神经元输入电路 |
| 4.2.4 神经元泄漏电路 |
| 4.2.5 脉冲产生电路 |
| 4.3 数字控制单元及片上网络 |
| 4.3.1 数字控制模块 |
| 4.3.2 片上网络 |
| 4.4 基于RISC-V指令集的E200CPU及总线方案 |
| 4.4.1 SNN与蜂鸟E203的信息交互 |
| 4.5 网络映射 |
| 4.5.1 脉冲神经网络表示 |
| 4.5.2 LSM网络映射 |
| 4.5.3 全连接网络映射 |
| 4.5.4 伪卷积网络映射 |
| 4.6 多核心SNN模拟器 |
| 4.6.1 SystemC |
| 4.6.2 模拟器架构 |
| 4.7 结果展示 |
| 4.8 本章小结 |
| 第5章 总结与展望 |
| 5.1 总结 |
| 5.2 展望 |
| 参考文献 |
| 致谢 |
| 在读期间发表的学术论文与取得的研究成果 |
（5）一种50MHz带宽低功耗体域网物理层链路设计与验证（论文提纲范文）
| 摘要 |
| abstract |
| 第一章 绪论 |
| 1.1 研究背景与意义 |
| 1.2 研究工作与贡献 |
| 1.3 论文结构与安排 |
| 第二章 物理层低功耗设计技术现状 |
| 2.1 引言 |
| 2.2 CMOS电路功耗来源 |
| 2.2.2 动态功耗 |
| 2.2.3 静态功耗 |
| 2.3 数字集成电路低功耗设计技术现状 |
| 2.3.1 系统级低功耗设计技术 |
| 2.3.2 算法级低功耗设计技术 |
| 2.3.3 体系结构级低功耗设计技术 |
| 2.3.4 寄存器传输级低功耗设计技术 |
| 2.3.5 逻辑门级低功耗设计技术 |
| 2.3.6 晶体管级低功耗设计技术 |
| 2.4 本章小结 |
| 第三章 低功耗体域网物理层链路需求分析 |
| 3.1 引言 |
| 3.2 应用场景 |
| 3.3 物理层性能指标 |
| 3.4 技术方案分析 |
| 3.4.1 多载波调制技术 |
| 3.4.2 调制方式 |
| 3.4.3 编译码方式 |
| 3.5 本章小结 |
| 第四章 低功耗体域网物理层链路总体设计 |
| 4.1 引言 |
| 4.2 总体框架 |
| 4.3 基带设计 |
| 4.3.1 帧结构设计 |
| 4.3.2 链路指标和参数 |
| 4.4 发射机设计 |
| 4.4.1 发射机结构 |
| 4.4.2 模块划分与功能简介 |
| 4.4.3 发射机时序设计 |
| 4.5 接收机设计 |
| 4.5.1 接收机结构 |
| 4.5.2 模块划分与功能简介 |
| 4.5.3 接收机时序设计 |
| 4.6 低功耗设计 |
| 4.6.1 链路分用户处理 |
| 4.6.2 降速 |
| 4.7 本章小结 |
| 第五章 低功耗体域网物理层链路关键模块设计与实现 |
| 5.1 引言 |
| 5.2 Turbo编码器 |
| 5.2.1 原理和算法 |
| 5.2.2 设计与实现 |
| 5.2.3 低功耗设计技术 |
| 5.3 组帧 |
| 5.3.1 接口设计 |
| 5.3.2 时序设计 |
| 5.3.3 实现 |
| 5.3.4 低功耗设计技术 |
| 5.4 时间同步 |
| 5.4.1 原理和算法 |
| 5.4.2 设计与实现 |
| 5.4.3 低功耗设计技术 |
| 5.5 频率同步 |
| 5.5.1 原理及算法 |
| 5.5.2 频偏估计设计与实现 |
| 5.5.3 频偏补偿设计与实现 |
| 5.5.4 低功耗设计技术 |
| 5.6 Turbo译码器 |
| 5.6.1 原理和算法 |
| 5.6.2 总体设计 |
| 5.6.3 解复用模块 |
| 5.6.4 分量译码器模块 |
| 5.6.5 交织/解交织模块 |
| 5.6.6 硬解调模块 |
| 5.6.7 低功耗设计技术 |
| 5.7 本章小结 |
| 第六章 低功耗体域网物理层链路测试与验证 |
| 6.1 引言 |
| 6.2 硬件平台与开发环境 |
| 6.2.1 硬件平台 |
| 6.2.2 开发环境 |
| 6.3 测试方案设计 |
| 6.3.1 指标要求 |
| 6.3.2 测试仪器 |
| 6.3.3 测试框图 |
| 6.3.4 测试方法 |
| 6.4 性能测试与分析 |
| 6.4.1 关键模块验证 |
| 6.4.2 物理层链路测试 |
| 6.5 功耗测试与分析 |
| 6.5.1 链路功耗优化方案 |
| 6.5.2 测试条件 |
| 6.5.3 测试结果 |
| 6.5.4 板卡功耗分析 |
| 6.6 本章小结 |
| 第七章 总结与展望 |
| 7.1 工作总结 |
| 7.2 未来工作展望 |
| 致谢 |
| 参考文献 |
| 在攻读硕士学位期间参加的科研项目 |
（6）VO2阻变特性及模拟神经元应用研究（论文提纲范文）
| 摘要 |
| abstract |
| 第一章 绪论 |
| 1.1 研究工作背景 |
| 1.2 VO_2的结构及相变特性 |
| 1.2.1 概述 |
| 1.2.2 VO_2的相变机理 |
| 1.2.3 VO_2的相变特性调控 |
| 1.3 VO_2薄膜的制备方法 |
| 1.4 VO_2在振荡电路和神经元电路中的应用 |
| 1.4.1 VO_2振荡电路研究现状 |
| 1.4.2 VO_2模拟神经元研究现状 |
| 1.5 论文选题依据和研究内容 |
| 第二章 VO_2器件的制备及其阻变特性研究 |
| 2.1 引言 |
| 2.2 实验样品制备 |
| 2.2.1 反应溅射 |
| 2.2.2 非晶型氧化钒薄膜制备 |
| 2.2.3 快速退火 |
| 2.2.4 电形成 |
| 2.3 结构分析 |
| 2.3.1 复合相氧化钒薄膜的SEM分析 |
| 2.3.2 复合相氧化钒薄膜电形成区域的Raman分析 |
| 2.4 VO_2器件阻变特性分析 |
| 2.5 本章小结 |
| 第三章 VO_2器件的仿真以及振荡特性研究 |
| 3.1 引言 |
| 3.2 VO_2器件的仿真模型 |
| 3.2.1 电路仿真软件:LTspice |
| 3.2.2 CC-NDR器件的电路模型 |
| 3.2.3 基于VO_2器件阻变特性的电路仿真模型 |
| 3.3 VO_2振荡电路的振荡特性仿真研究 |
| 3.3.1 理论分析 |
| 3.3.2 VO_2振荡电路的振荡特性仿真分析 |
| 3.3.3 VO_2振荡电路振荡条件的初步分析 |
| 3.4 VO_2振荡电路振荡特性的验证与研究 |
| 3.4.1 VO_2振荡电路振荡特性的实验验证 |
| 3.4.2 温度对VO_2振荡电路振荡特性的影响 |
| 3.5 本章小结 |
| 第四章 VO_2模拟神经元的构建与研究 |
| 4.1 引言 |
| 4.2 VO_2模拟神经元的设计与仿真 |
| 4.2.1 设计思路 |
| 4.2.2 电路设计与优化 |
| 4.3 VO_2模拟神经元的实现与性能研究 |
| 4.3.1 VO_2模拟神经元电路搭建 |
| 4.3.2 VO_2模拟神经元电路的测试与分析 |
| 4.3.3 温度对VO_2模拟神经元的影响 |
| 4.4 本章小结 |
| 第五章 总结与展望 |
| 5.1 全文总结 |
| 5.2 对于相关研究的展望 |
| 致谢 |
| 参考文献 |
| 攻读硕士期间所取得的成果 |
（7）陀螺马达三相方波电源技术研究（论文提纲范文）
| 摘要 |
| Abstract |
| 第1章 绪论 |
| 1.1 课题研究的目的及意义 |
| 1.2 国内外研究现状 |
| 1.2.1 电机电源 |
| 1.2.2 信号完整性 |
| 1.3 课题的来源及研究的主要内容 |
| 1.4 论文章节安排 |
| 第2章 系统设计方案概述 |
| 2.1 系统框图 |
| 2.2 信号流图 |
| 2.3 三相信号产生机制 |
| 2.4 三相驱动系统设计方案 |
| 2.5 供电系统设计方案 |
| 2.6 风控系统设计方案 |
| 2.7 本章小结 |
| 第3章 信号完整性理论基础 |
| 3.1 信号完整性概述 |
| 3.2 信号的质量 |
| 3.3 传输线理论知识 |
| 3.3.1 传输线概念 |
| 3.3.2 传输线的分布电容、电感 |
| 3.3.3 传输线的阻抗 |
| 3.3.4 信号的传输方式、延时 |
| 3.4 信号完整性问题表现形式 |
| 3.4.1 反射 |
| 3.4.2 串扰 |
| 3.5 本章小结 |
| 第4章 板级三相方波信号完整性的仿真与设计 |
| 4.1 板级串扰的仿真 |
| 4.1.1 攻击线数量对串扰噪声的影响 |
| 4.1.2 信号传输方向对串扰噪声的影响 |
| 4.1.3 线间距和耦合长度对串扰噪声的影响 |
| 4.1.4 线宽对串扰噪声的影响 |
| 4.1.5 上升边沿对串扰噪声的影响 |
| 4.1.6 介质厚度对串扰噪声的影响 |
| 4.2 板级反射的仿真 |
| 4.2.1 简易并联端接 |
| 4.2.2 戴维南并行端接 |
| 4.2.3 并行RC端接 |
| 4.2.4 串行端接 |
| 4.3 信号完整性设计的分析与设计 |
| 4.4 本章小结 |
| 第5章 系统级三相方波信号完整性的分析与设计 |
| 5.1 电源内部优化分析与设计 |
| 5.1.1 屏蔽接地设计 |
| 5.1.2 信号上升边沿最佳选择 |
| 5.2 电源外部长线缆串扰的分析与设计 |
| 5.3 本章小结 |
| 第6章 系统测试 |
| 6.1 测试环境 |
| 6.1.1 硬件环境搭建 |
| 6.1.2 电源上位机软件配置 |
| 6.1.3 WTViewer Free Plus软件配置 |
| 6.2 电源优化前后数据对比 |
| 6.2.1 电压数据 |
| 6.2.2 三相线电压差数据对比 |
| 6.2.3 输出波形对比 |
| 6.3 优化后系统功能测试 |
| 6.3.1 电压 |
| 6.3.2 电流 |
| 6.3.3 频率 |
| 6.4 优化后系统性能测试 |
| 6.4.1 电压 |
| 6.4.2 电流 |
| 6.4.3 相位 |
| 6.4.4 频率 |
| 6.4.5 稳定性测试 |
| 6.5 实际产品加载效应 |
| 6.6 本章小结 |
| 结论 |
| 参考文献 |
| 攻读学位期间所取得的相关科研成果 |
| 致谢 |
（8）一款40 nm芯片的数字后端功耗优化技术研究与实现（论文提纲范文）
| 致谢 |
| 摘要 |
| Abstract |
| 缩略词表 |
| 第1章 绪论 |
| 1.1 课题背景及意义 |
| 1.2 国内外研究现状 |
| 1.3 论文的主要工作 |
| 1.4 论文的组织结构 |
| 第2章 低功耗技术的理论与研究 |
| 2.1 数字集成电路功耗的来源 |
| 2.1.1 静态功耗 |
| 2.1.2 动态功耗 |
| 2.1.3 动态功耗与静态功耗的矛盾 |
| 2.2 功耗分析软件计算功耗的方法 |
| 2.2.1 内部功耗的计算 |
| 2.2.2 泄漏功耗的计算 |
| 2.2.3 动态功耗的计算 |
| 2.3 低功耗优化技术 |
| 2.3.1 多电压域技术 |
| 2.3.2 门控时钟技术 |
| 2.3.3 多阈值电压技术 |
| 2.3.4 动态电压与频率调节技术 |
| 2.4 本章小结 |
| 第3章 一种高效的多位寄存器聚类合并算法 |
| 3.1 多位寄存器合并的原理与实现方法 |
| 3.1.1 多位寄存器的结构与合并原理 |
| 3.1.2 多位寄存器优化的实现方法 |
| 3.2 多位寄存器聚类合并的实现 |
| 3.2.1 识别单位寄存器可合并区域 |
| 3.2.2 坐标映射 |
| 3.2.3 获取多位寄存器聚类群落 |
| 3.2.4 计算最优合并序列 |
| 3.3 本章小结 |
| 第4章 功耗优化技术的实现与结果分析 |
| 4.1 一种优化开关功耗的信号线加权方法 |
| 4.1.1 信号线加权优化开关功耗的原理 |
| 4.1.2 功耗权重的计算 |
| 4.1.3 时序权重的计算 |
| 4.1.4 信号线加权优化开关功耗的实现 |
| 4.2 数字后端功耗优化技术的实现 |
| 4.2.1 功耗优化流程与传统后端流程的对比 |
| 4.2.2 基于寄存器翻转状态的门控时钟优化 |
| 4.2.3 低功耗时钟树综合 |
| 4.2.4 功耗驱动的布线方法 |
| 4.3 优化前后结果对比与分析 |
| 4.3.1 电源完整性分析 |
| 4.3.2 多位寄存器合并结果分析 |
| 4.3.3 信号线加权优化开关功耗的结果对比 |
| 4.3.4 优化前后对比及与其他研究成果对比 |
| 4.4 本章小结 |
| 第5章 总结与展望 |
| 5.1 总结 |
| 5.2 展望 |
| 参考文献 |
| 作者简介及在学期间所取得的科研成果 |
（9）基于低功耗技术的大容量磁存储器的物理设计（论文提纲范文）
| 摘要 |
| abstract |
| 第一章 绪论 |
| 1.1 研究工作的背景与意义 |
| 1.2 磁存储器国内外研究现状 |
| 1.3 低功耗技术国内外研究现状 |
| 1.4 本文的主要贡献与创新 |
| 1.5 本论文的结构安排 |
| 第二章 LPDDR控制器架构及前端设计 |
| 2.1 LPDDR MRAM控制器接口总体设计框图 |
| 2.2 LPDDR MRAM接口电路设计 |
| 2.2.1 数据接收通道 |
| 2.2.2 数据发送通道 |
| 2.2.3 数据纠错检错模块电路 |
| 2.3 MRAM芯片DC综合 |
| 2.3.1 DC综合基本流程 |
| 2.3.2 工艺库的准备 |
| 2.3.3 约束条件的编写 |
| 2.3.4 逻辑综合产生结果 |
| 2.4 本章小结 |
| 第三章 LPDDR MRAM芯片物理设计 |
| 3.1 布图规划(Floorplan) |
| 3.1.1 数据准备 |
| 3.1.2 芯片整体规划 |
| 3.1.3 电源网络规划 |
| 3.1.4 电源网络合理性分析 |
| 3.1.5 电源网络优化 |
| 3.2 布局(Placement) |
| 3.2.1 特殊单元的布局 |
| 3.2.2 标准单元布局 |
| 3.2.3 片上误差 |
| 3.3 时钟树综合(CTS) |
| 3.3.1 建立时间和保持时间 |
| 3.3.2 时钟树综合实现 |
| 3.4 布线(Routing) |
| 3.4.1 天线效应 |
| 3.4.2 拥塞结果检查 |
| 3.4.3 可制造性设计(DFM) |
| 3.5 本章小结 |
| 第四章 LPDDR MRAM低功耗设计实现 |
| 4.1 CMOS集成电路功耗来源 |
| 4.2 芯片低功耗技术 |
| 4.3 多阈值电压技术实现 |
| 4.3.1 多阈值电压技术优化原理 |
| 4.3.2 多阈值电压技术传统实现方法 |
| 4.3.3 改进型多阈值电压技术 |
| 4.3.4 改进型多阈值电压技术的实现 |
| 4.3.5 结果与分析 |
| 4.4 门控时钟技术实现 |
| 4.4.1 门控时钟分类 |
| 4.4.2 插入门控单元对电路时序影响 |
| 4.4.3 多级门控时钟结构优化 |
| 4.4.4 门控时钟技术的实现 |
| 4.5 本章小结 |
| 第五章 LPDDR MRAM芯片后端设计验证 |
| 5.1 形式验证 |
| 5.2 静态时序分析(STA) |
| 5.3 物理验证 |
| 5.3.1 设计规则检查 |
| 5.3.2 版图与电路图一致性检查 |
| 5.4 本章小结 |
| 第六章 总结与展望 |
| 6.1 论文的主要工作 |
| 6.2 后续工作展望 |
| 致谢 |
| 参考文献 |
| 攻读硕士学位期间取得的成果 |
（10）高边开关驱动器及其保护电路的设计（论文提纲范文）
| 摘要 |
| abstract |
| 第一章 绪论 |
| 1.1 智能功率集成电路 |
| 1.1.1 智能功率集成电路概述 |
| 1.1.2 智能功率集成电路的发展 |
| 1.2 高边功率开关的特性 |
| 1.2.1 高边功率开关的实现方式 |
| 1.2.2 高边功率开关的保护电路 |
| 1.3 论文主要内容及结构安排 |
| 第二章 高边功率开关整体及相关技术介绍 |
| 2.1 高边功率开关整体结构设计 |
| 2.1.1 总体电路结构 |
| 2.1.2 主要功能与设计指标 |
| 2.2 高边功率开关各模块功能分析 |
| 2.2.1 保护电路模块功能分析 |
| 2.2.2 驱动电路模块功能分析 |
| 2.3 高边电路栅极驱动技术 |
| 2.3.1 P型器件高边驱动技术 |
| 2.3.2 N型器件高边驱动技术 |
| 2.4 智能功率集成电路的关键技术 |
| 2.4.1 BCD工艺技术 |
| 2.4.2 大电流功率器件 |
| 2.4.3 芯片可靠性 |
| 2.5 本章小结 |
| 第三章 高边功率开关的保护电路设计 |
| 3.1 过压保护电路 |
| 3.1.1 过压保护电路及原理分析 |
| 3.1.2 过压保护电路仿真分析 |
| 3.2 过温保护电路 |
| 3.2.1 过温保护电路及原理 |
| 3.2.2 过温保护电路仿真分析 |
| 3.3 短路检测电路 |
| 3.3.1 短路检测电路 |
| 3.3.2 短路检测电路仿真分析 |
| 3.4 欠压保护和内部电压源 |
| 3.4.1 欠压保护和内部电压源电路 |
| 3.4.2 欠压保护和内部电压源仿真分析 |
| 3.5 本章小结 |
| 第四章 高边功率开关的驱动器设计 |
| 4.1 驱动电路设计与分析 |
| 4.1.1 振荡器电路 |
| 4.1.2 交叉耦合电荷泵原理 |
| 4.1.3 功率开关驱动器电路 |
| 4.1.4 功率开关驱动器仿真分析 |
| 4.2 逻辑模块设计与分析 |
| 4.2.1 逻辑模块电路设计 |
| 4.2.2 逻辑模块电路仿真 |
| 4.3 本章总结 |
| 第五章 高边开关电路的整体仿真及版图设计 |
| 5.1 开关芯片关键参数仿真 |
| 5.1.1 芯片导通电阻 |
| 5.1.2 芯片开关特性 |
| 5.2 保护电路整体仿真 |
| 5.2.1 过压保护仿真 |
| 5.2.2 欠压保护仿真 |
| 5.2.3 短路检测仿真 |
| 5.2.4 过温保护仿真 |
| 5.3 高边功率开关版图设计 |
| 5.3.1 版图设计流程介绍 |
| 5.3.2 高边开关芯片部分版图 |
| 5.4 本章小结 |
| 第六章 总结与展望 |
| 致谢 |
| 参考文献 |
| 攻读硕士学位期间取得的成果 |
四、CMOS电路中电容的计算（论文参考文献）
- [1]深亚微米工艺的RISCV SoC版图设计研究[D]. 吕海琦. 山东大学, 2021(12)
- [2]基于n型IGZO和p型SnO薄膜晶体管的柔性CMOS电路研究[D]. 代诗远. 山东大学, 2021(12)
- [3]基于FPGA分组密码算法的侧信道分析与研究[D]. 汪洋. 北京邮电大学, 2021(01)
- [4]基于忆阻器的脉冲神经网络芯片研究[D]. 魏劲松. 中国科学技术大学, 2021(09)
- [5]一种50MHz带宽低功耗体域网物理层链路设计与验证[D]. 王孟宇. 电子科技大学, 2021(01)
- [6]VO2阻变特性及模拟神经元应用研究[D]. 徐元. 电子科技大学, 2021(01)
- [7]陀螺马达三相方波电源技术研究[D]. 郝志阳. 北华航天工业学院, 2021(06)
- [8]一款40 nm芯片的数字后端功耗优化技术研究与实现[D]. 陈鹏. 浙江大学, 2021(01)
- [9]基于低功耗技术的大容量磁存储器的物理设计[D]. 王浩. 电子科技大学, 2021(01)
- [10]高边开关驱动器及其保护电路的设计[D]. 王贵奇. 电子科技大学, 2021(01)