一、BIST可测性设计的低功耗技术（论文文献综述）
李佳[1]（2020）在《基于扫描链和ATPG的低功耗可测性设计的研究与实现》文中研究表明伴随着半导体工艺制造水平的不断进步,电路复杂度、单位面积管子个数和工作频率的不断提高,电路正常工作时的功耗问题不再是集成电路功耗研究领域的唯一重要关注重点,测试时的功耗也逐渐成为必须考虑的问题。由于在电路测试过程中,通常会同时激活大部分逻辑,集成电路在测试时的功耗,特别是峰值功耗,会比正常工作时大得多,这将为电路稳定性、可靠性、测试质量和制造成本等方面带来许多问题。因此,在集成电路的设计和制造阶段如何实现低功耗测试日益重要。在集成电路测试过程中,扫描路径测试结构能够显着提高电路节点的可控性和可测性,被广泛应用。针对上述情况,论文首先对扫描测试过程中的各类功耗、扫描单元（Scan Cell）、扫描链（Scan Chain）、自动测试向量生成（ATPG）过程和测试向量等内容进行了研究。然后,从扫描链和ATPG角度,主要考虑峰值功耗,提出了针对扫描移位过程和扫描捕获过程的低功耗优化方案。最后,使用一种IP核,创建相应扫描链和EDT电路等,在完成基于Primetime PX的功耗仿真环境搭建以后,实现优化方案,分析仿真数据,得到了一定结果。主要的工作和创新之处如下:（1）对于扫描移位过程中,扫描单元和电路功能逻辑中的大量节点会发生翻转,并且持续时间较长,易导致移位功耗占总测试功耗相当大的比例的问题,论文提出了针对扫描移位过程的低功耗优化方案。在实际测试的过程中,需要首先对插入的扫描链结构本身进行测试。一般情况下,当一个IP核被分为多个模块时,插入的扫描链会贯穿并连通所有模块,因而测试过程会产生较大的测试功耗。论文通过给每个模块增加移位时钟控制模块的方案,分块测试,在解决电路结构变化带来的仿真不匹配问题以后,峰值功耗取得约21.74%的优化,平均功耗也有所降低。在针对功能电路的测试过程中,为降低移位过程中同时翻转的电路单元数目,论文提出了错峰测试和在EDT电路中增加低功耗逻辑对测试向量进行优化的方案。通过错峰测试,同时翻转的电路单元被区分开,峰值功耗最大时优化了15.60%。通过低功耗逻辑给无关位指定固定数值,优化测试向量,峰值功耗最高达到17.88%的优化。（2）当集成电路规模较大时,捕获过程也会产生较大的测试功耗。论文提出一种对IP核内部模块中不同电路的测试响应分时捕获的方案。针对捕获时钟的不同来源,通过配置不同的测试向量生成环境,调整捕获时刻,捕获过程的峰值功耗达到了最高12.20%的优化。对于单个时钟控制电路的测试响应捕获过程,论文提出了借助EDT电路进行测试向量控制与筛选的方案。通过借助门控时钟单元产生测试向量和借助EDA工具进行测试向量筛选,捕获过程中的峰值功耗最高可优化79.13%。此时的优化效果与电路结构密切相关。（3）对比优化前后的功耗数据,并结合测试向量的数量、测试覆盖率、信号翻转率、扫描结构和IP核电路结构,论文对每种方案的优劣进行了讨论。论文提出的优化方案均具备较好的实用性和可拓展性,能够对集成电路测试过程中扫描移位和捕获时的功耗,特别是峰值功耗,在一定程度上有所优化。
欧阳晴昊[2]（2017）在《基于扫描链的SoC可测性设计及故障诊断技术研究》文中研究指明随着集成电路的发展,工艺界制造水平日新月异,取得了长足进步,但是集成电路设计水平却跟不上飞速发展的制造工艺水平,这个“剪刀差”极大地制约了集成电路产业的进一步发展。因此片上系统（SoC,System on Chip）设计理念随之提出,即采用模块化设计思路,复用已有成熟的知识产权核（IP,Intellectual Property）。其极高的开发效率较短的产品面市时间使之成为集成电路设计主流,SoC芯片也被广泛应用到现代电子产品当中。但是SoC芯片的特点也带来了可测性设计和诊断方面的挑战,众多IP核的内嵌大大增加了测试和诊断难度。IP核种类繁多意味着测试所需手段的多样化;IP核内嵌意味着无法通过外部端口对其进行直接访问与控制,这便需要额外插入测试逻辑来提高电路的可控可观性能,增加了硬件开销;SoC芯片规模庞大、电路复杂则给故障诊断带来了极大挑战。为此,本文从以下几个方面开展SoC关键技术研究。1.面向SoC,设计并实现了集成压缩扫描链/逻辑内建自测试的混合电路:首先对集成扫描设计与逻辑内建自测试（Logic Build-in Self Test,LBIST）的可测性电路技术进行了研究,从高可靠性、硬件开销、测试向量生成时间和机台存储容量四个方面分析两者集成的必要性,基于EDA工具从两者结构上分析集成的可行性。面向实际SoC设计,设计并实现了混合压缩扫描链/逻辑内建自测试的设计流程,从工程实际证明该混合结构能正确完成扫描测试和逻辑内建自测试,并应用于机台测试。该技术能有效降低硬件开销、测试向量生成时间和机台存储空间。2.提出了一种SoC芯片内嵌IP核的扫描测试结构:对SoC芯片内嵌IP核的扫描测试结构进行研究;扫描测试长链结构方案上分析了 IP核扫描短链并长链原则。扫描压缩结构方案上从微观和宏观方面进行改进;微观方面,先进行IP核内同时钟域下短链串长链措施,以减少进压缩逻辑的扫描链数,降低压缩逻辑复杂性;宏观方面,增加IP核旁路机制,用单寄存器链来旁路IP核内扫描链以达到“欺骗”自动测试向量产生工具使向量生成过程顺利进行,该改进措施增加了测试方法多样性。综合考虑长链结构和压缩结构的优缺点,通过整合两套测试机制进一步改进扫描测试结构,使之可以进行三种模式测试:IP单独测试,IP旁路测试,并行测试,极大地增加了测试灵活性。最后针对仿真过程出现的问题,进行测试结构再改进,借鉴IEEE1500标准,插入一个简化的隔离结构,用于增强IP核端口的可控可观测性,同时减少IP测试验证迭代流程。3.基于扫描链的SoC芯片硅后实速故障诊断技术研究;本文提出了一种基于带压缩扫描链的多IP核实速故障诊断方法,并借助mentor diagnose工具和一款流片后的芯片实现了诊断流程,验证了该方法对于故障诊断定位的有效性。通过故障定位可以加速机台测试过程的收敛,同时分析芯片频率电压shmoo图,对临界值附近的故障诊断定位、隔离检验,可以为后续系列芯片频率提升起指导作用。
曹毅峰[3]（2015）在《集成电路测试方法研究》文中指出随着半导体产业的发展,市场需求的提升,集成电路系统变得越来越复杂,相应的测试费用和难度也不断攀升。可以说在影响集成电路成本的因素中,测试占了很大一部分。降低集成电路的测试成本,对集成电路的量产和发展尤为关键。其中高效测试方法和具有卓越性能的自动测试设备是实现以上目标的两大关键。所以开展对集成电路测试的研究,对解决当前集成电路发展遇到的问题,具有重要的理论意义和实际价值。本文首先从内因即芯片自身的可测试性设计出发,了解常用集成电路测试原理、方法和技术。在对集成电路测试方法研究中,着重对各种测试向量的生成方法进行了研究,通过比较其优缺点,为如何减少测试向量生成、施加的时间,缩短测试时间、降低测试成本,提高故障覆盖率,提供了理论依据。接着由于集成电路可测性设计可以简化集成电路的测试过程,在各种DFT设计中边界扫描技术及内建自测试应用较广,本文对以上两种技术做深入研究,在此基础上提出支持IEEE1149.4标准的混合信号芯片在提高电路可测试性的应用方案。接着从外因出发,即芯片自动测试设备（ATE）角度出发,作为本文研究的重点,首先针对在测试过程由ATE引起的overkill现象,对测试系统本身存在的噪声在不同频率测试范围内对集成电路测试造成的影响进行了研究,并通过实验证明,为在低频测试时,如何选择系统自身本底噪声符合芯片测试要求的ATE设备提供了依据。同时也为在高频测试中,如何设定频谱分析仪从而得到更好,更真实的寄生噪声测量提供了有效对策,通过噪声测量结果选择适合的低通滤波器,可改善寄生噪声带来的影响。其次为提高ATE测试效率,降低测试成本,在分析了传统的线性和二分搜索方法的基础上提出了一种自适应范围设置搜索法,在测试过程中,对搜寻transaction points来说,采用新的自适应范围设置搜索能在缩小搜索范围的同时,不伤及搜索精度。通过实验仿真数据显示,运用这一新的自适应范围设置搜索测试方式,与传统线性,二分等搜索方式相比,能节省约一半的测试时间,特别是搜索测试量和搜索范围扩大时,效果更为突出。最后由于3D IC技术是当前被业界公认的延续摩尔定律最有效的途径之一,为满足这一未来测试的需求,通过对市场上现有的V93000 ATE设备现有的测试能力做分析研究,阐述了V93000是如何应付未来3D IC测试所带来的挑战。
倪铭[4]（2015）在《多核CPU可测性设计关键技术研究》文中提出近年来,多核CPU的设计技术日趋成熟,市场需求越来越大。随着工艺尺寸的不断缩小,芯片集成度越来越高,设计复杂度也与日俱增,多核CPU的芯片测试与诊断变得至关重要。为了应对如多核CPU等大规模数字集成电路的测试要求,提高产品良品率,一种测试方法学被提出—可测试性设计（DFT）。可测性设计是在不影响电路正常功能的前提下,在电路设计阶段,向功能逻辑中添加测试电路,从而提高电路的可测试性,降低芯片的测试成本。当前,国际上很多大中型集成电路设计企业在设计流程中都加入了可测试性设计方案,在芯片设计中可测性设计已然成为非常重要的一部分。文章在论述多核CPU中采用的可测性结构化设计技术的基本原理、实现方法和电路结构之后,基于高性能多核CPU的可测试性设计关键技术,针对目前主流可测性设计结构化设计方法中所存在的问题与不足,实现了相应的解决方法,并通过逻辑验证,证明方法的有效性。文章的主要研究内容和创新点如下:（1）面向超大规模多核CPU的扫描链设计,遵循层次化和故障隔离的设计思想,在传统扫描链嵌入式压缩设计技术的基础上,实现了一种将嵌入式扫描链压缩逻辑（EDT）与逻辑内建自测试（Logic BIST）设计相结合的混合扫描设计方法,解决了目前单纯基于压缩逻辑（EDT）的扫描设计不能摆脱测试机台限制的问题,实现了板级的自测试和芯片产品的老化测试。（2）面向多核CPU中嵌入式存储器的故障检测需求,基于传统嵌入式存储器内建自测试设计方法,实现了一种基于共享总线（Share Bus）的嵌入式存储器实速BIST层次化设计方法,减少了传统MBIST电路中存储器的输入端口上选择逻辑给存储器关键路径带来的时序影响。（3）面向多核CPU I/O PAD的故障检测需求,基于一种新的logic vision设计流程,对FX处理器芯片进行边界扫描链设计。简化了边界扫描设计流程,实现便捷的边界扫描电路设计,完成了对芯片周围边界的I/O管脚以及板级芯片互连的测试。文章对可测性结构化设计的三种设计方法提出了新的设计方案,完成电路设计与实现,并功能验证通过,证明方法的可行性和有效性。
张雨[5]（2015）在《YHFT-XX芯片低功耗可测性设计及优化》文中认为随着集成电路设计规模增大、复杂度提高、设计周期缩短,芯片测试面临诸多问题需要解决,已成为集成电路发展的瓶颈,因此可测性设计（Design For testability,DFT）在芯片设计中的作用越来越重要。要实现完善的测试,需要考虑多方面测试要求,如面积开销、测试功耗、额外引脚需求等,而选择适用的测试策略就更为重要,合理应用DFT设计中的各种策略,从测试角度而言,可提高芯片的可测性、提高故障覆盖率、降低硬件开销及测试功耗等;从功能设计角度而言,合适的测试策略可使测试对功能的影响降到最低。本文针对YHFT-XX芯片可测试设计的需求,在降低测试功耗同时对可测性设计方法进行分析和结构优化,基于低功耗分块测试技术,在芯片顶层设计调度控制器管理测试时钟及MBIST测试启动信号,进一步降低测试功耗,在满足测试质量要求以及降低测试成本的同时保证芯片质量和上市时间。本文主要工作如下:一、分析YHFT-XX芯片在可测性方面面临的问题,基于低功耗分块测试提出解决方案。为了降低扫描测试中组合逻辑功耗,对部分扫描逻辑插入增强型阻隔门。针对芯片低功耗分块测试时,内部模块原始端口不可直接访问问题,提出旁路结构和Wrapper测试环共享两种方案,实现对被测模块端口的测试访问,且在YHFT-XX芯片中获得良好效果,与传统Wrapper结构相比,Wrapper共享结构面积可减少61.79%,旁路结构可减少87.60%。二、优化存储体内建自测试（Memory Build-In Self Test,MBIST）设计中的存储体旁路结构节省面积开销,减少时序单元逻辑数量,扫描测试功耗也略有降低,尤其设计中包含大量存储体时,可以有效降低硬件开销,本文中的方法可根据具体电路结构和测试覆盖率要求执行优化方案,本文实验中FFTRaminst存储体,在三级异或时面积节省50.68%,在FFTtop模块中扫描测试功耗降低约1.53%。三、在芯片顶层采用测试调度控制器,实现低功耗测试,并对可测性技术中的扫描测试和MBIST进行统一测试管理,该控制器能够灵活控制测试启动和测试结果反馈,在测试结果反馈处,设计了MBIST控制器输出观测链,在机台测试时可实现对故障存储体定位。通过测试策略对控制器的模式链配置,不仅可以减少测试引脚,而且达到降低测试功耗目的。论文中提出的优化方案和低功耗测试控制已经应用到YHFT-XX芯片可测性设计中,且表现出良好的效果。论文中的研究成果对电子设计自动化工具的开发也具有一定的参考价值。
邓秋严[6]（2014）在《IP核测试访问和扫描链低功耗测试方法研究与实现》文中指出随着半导体工艺技术的不断进步,集成电路遵循摩尔定律发展,因此电路规模和复杂度均有逐年提高的趋势。面对电路设计上的这些挑战,So C设计方法应运而生。So C方法重用了第三方提供的IP核,因而能大大降低设计的复杂度,提高设计可靠性,缩短设计时间,逐渐成为集成电路设计的主流。基于IP核重用的So C方法在电路设计上带来便利的同时,也给集成电路可测性设计增加了新的挑战和问题。由于系统内嵌的IP核不断增多,内嵌深度不断加深,严重影响IP核测试访问的透明性,降低了IP核测试覆盖率;集成电路测试时,为了在最短时间内敏化尽可能多的电路故障,向测试电路施加的测试向量相关性很小,导致电路在短时间内翻转次数较高,造成电路测试功耗比正常工作功耗要高好几倍[7]。降低IP核测试功耗是集成电路可测性设计迫切需要解决的一个问题。本文从国内外研究热点出发,从IP核测试访问和扫描链低功耗测试技术这两方面开展了研究。主要的工作和创新点如下:1、对IP核测试标准IEEE Std 1500进行了研究分析,剖析了IEEE Std 1500在工程应用的不足之处;针对工程应用的简化测试控制方式,提出了一种简化的WBR方案。该方案具有针对性地提高IP核测试的可观察性和可控制性的特点。另外,与典型WBR方案相比,简化的WBR方案有效地降低了测试硬件开销。2、实验通过简化的控制方式验证了简化的WBR方案的有效性。实验结果表明,简化的WBR方案能有效提高IP核测试覆盖率6.99%—21.78%,相比典型WBR方案,插入的逻辑门却减少了50%。3、对IP核扫描链测试功耗的产生进行了分析,针对动态功耗产生的特点,提出了一种以扫描单元种类为筛选单位的扫描链部分输出抑制技术;在此基础上,提出了一种通过启发式算法对峰值功耗或平均功耗进行优化的筛选策略。该筛选策略在芯片面积约束下,提供了一种峰值功耗或平均功耗局部最优的筛选方案。4、搭建非定制标准逻辑库单元实现扫描链部分输出抑制技术的实验环境,验证了所提筛选策略的扫描链部分输出抑制技术的有效性。实验结果表明,在芯片面积约束下,相比扫描链输出抑制技术,提供的筛选方案使得测试峰值功耗降低了8.04%—18.09%,平均功耗降低了13.33%—14.70%。
孙海明[7]（2014）在《IP核低功耗测试研究与实现》文中指出在芯片高集成高频率低工艺尺寸的情势下,随着IP（Intellectual Property）核集成数量的越来越大,种类越来越多,芯片测试功耗问题愈加突出,功耗过高引起的温度提升将导致电压降（IRdrop）、芯片失效甚至烧毁,降低测试通过率,加大芯片封装费用,限制芯片的应用环境。因此,对IP核的低功耗测试研究有很大的实际意义,本文在充分分析前人工作的基础上,提出了IP核测试的低功耗解决方案。其基本思想是设计一个标准化的测试调度结构,既用于IP核的存储器测试,又用于IP核的扫描测试,并且结合IP核复用需求,作层次化应用考虑;然后通过测试调度来达到降低功耗的目的。本文的研究工作及解决的问题如下:1.深入研究了基于IP核复用带来的低功耗可测性设计挑战,从存储器测试和扫描测试两个方面分析了当今典型的低功耗技术;针对微观上低功耗措施已难满足功耗要求,提出了本文的宏观调度方案,并解决了以往调度测试所控粒度过大、没有考虑IP核复用后的层次化设计问题。2.IP核低功耗存储器内建自测试（Memory Built In Self Test,MBIST）设计与实现;完成了MBIST调度结构的标准化设计,以自主某型DSP核为例进行了调度结构的层次化设计,通过模拟和功耗评估,验证了低功耗调度结构的功能正确性和降耗有效性。同时,采用模式链实现层次化调用,降低了可测性设计难度,增加了测试调度的灵活性。3.IP核低功耗扫描设计与实现;借鉴上述低功耗MBIST调度结构的设计方法,完成了低功耗扫描测试调度结构的标准化和层次化设计,结合DSP核实例,验证了其功能正确性和降耗有效性。4.调度结构的统一;为便于调度机制内嵌和管理,简化IP核的低功耗设计流程,对上述两结构进行了标准化整合,并就其层次化应用进行了详尽分析研究。在层次化应用中,本文调度结构优点得到充分展示,用户通过配置模式链,既可以调度IP核内测试,又可以调度IP核间测试,解决了测试功耗分布不均问题;并且分块隔离测试有利于快速定位故障。
郭东升[8]（2013）在《基于扫描测试的数据压缩与低功耗测试研究与实现》文中研究表明随着集成电路变得愈加复杂,测试一个电路也面临这各种各样的问题。其中,测试数据过大和测试功耗过高这两个问题在测试中愈来愈突出。过多的测试数据不仅增加了测试存储成本,延长了测试时间,同时也增加了测试功耗,而过高的测试功耗又会引起电路压降、局部过热、封装损坏等问题。所以研究测试数据压缩方法和低功耗测试技术具有重要的现实意义。本文深入分析和研究了基于扫描测试的可测性技术,对当今测试领域主要的研究内容进行了归纳总结。在对测试数据过大和功耗过高这两个主要问题分别进行了细致的分析和深入的探讨的基础上,本文从非确定位填充算法和编码压缩算法两个角度入手来解决测试数据量过大的问题,同时利用设计优化的解压缩结构来降低测试过程中的功耗。本文的主要工作如下:深入分析了非确定位分布的特征以及不同的非确定位填充方式对压缩效率的影响,提出了基于EFDR编码（Extened Frequency-directed Run-length code）的非确定位填充算法,使EFDR算法的压缩效率提高了1%2%,同时降低了1%2%的测试时间。针对EFDR算法解压缩结构中存在冗余状态导致测试功耗高和硬件开销大的问题,本文重新优化设计了EFDR算法的解压缩结构,降低了其功耗和硬件开销,基于ISCAS’89基准电路的实验结果显示,改进后的解压缩结构的功耗开销和硬件开销同时降低了2%3%。针对于测试数据中存在大量01交替位可能影响压缩效率,本文提出了连续游程与交替游程交替编码的压缩算法,并利用Mintest产生的ISCAS’89基准电路的测试集进行了数据压缩实验,实验结果显示本文提出的算法实现了平均64.15%的测试数据压缩效率。此外,本文还利用Modelsim对该算法的解压缩结构进行了模拟验证,其结果表明了该算法是有效和正确的;同时解压缩结构的DC综合结果表明该解压缩结构的硬件开销是可接受的。
黄禄惠[9]（2013）在《集成电路低功耗可测性设计技术的分析与实现》文中指出随着超大规模集成电路的设计集成度以及复杂性的提高，尤其是片上系统SoC芯片的快速发展，给集成电路的测试带来巨大的挑战。因工艺的快速发展以及各种高性能、便携式设备越来越广泛的使用，对功耗的关注已经成为芯片设计与测试中的首要问题。有研究数据表明，测试期间所产生的功耗通常要比正常模式下产生的功耗多出好几倍。产生这种现象的原因有几方面，首先为了降低测试复杂性，DFT通常在正常操作模式下闲置，仅在测试模式下工作；其次，测试向量相互之间的相关度往往很小；最后是因为在采用低功耗设计手段的芯片设计中，通常一般只有少数的模块的电路在工作，其他模块在正常工作模式下时钟或者电源是被关断了的，而在芯片的测试模式下，为了提高测试效率，要求电路中尽可能多的节点发生翻转，过大的功耗会增加芯片的测试成本，降低电路的性能指标，严重的情况下还可能给被测电路带来负面的影响，损坏电路。因此，降低测试模式下芯片的功耗已然成为了集成电路设计和测试开发过程的的一个重要目标。集成电路设计过程中对控制功耗采用的手段主要是针对如何降低芯片在正常工作模式下的功耗，而这些设计手段只能保证芯片正常工作期间的功耗，对芯片测试模式下的功耗是无效的。其原因主要是由于测试的目的就是要让芯片在最短的时间内完成内部多有节点的翻转，同时将翻转信息传送给外部，而这与集成电路的低功耗设计目的是矛盾的。芯片在测试模式下，要在短时间内完成内部电路节点的大量跳变，这会带来大的测试功耗问题，主要体现在：第一点，过大的测试功耗会导致芯片在测试时的温度过高，从而将芯片电路烧坏；第二点，在测试模式下被测电路的大量状态跳变需要大的电流供应来保障，如果电流供应不足就容易导致没有缺陷的芯片无法通过测试。基于对集成电路测试时期大功耗产生的原因和过大功耗给芯片带来的危害的分析，我们需要更多的关注测试期间功耗的问题，学术界和工程界也做了很多研究，致力于解决测试功耗问题。本文讨论了低功耗扫描测试技术及低功耗内建自测试技术的设计原理和方法，并结合工程项目，对低功耗内建自测试技术、低功耗扫描测试技术进行了分析和实现，对在工程中具体的实施及达到的效果进行了详尽的阐述及结果的对比分析。
曹贝[10]（2010）在《SoC低功耗测试技术和温度意识测试规划研究》文中研究说明近年来,系统级芯片（System-on-Chip,SoC）已成为当前研究和应用的主流,随着集成规模和复杂度的日益增大,使得其测试也面临着巨大挑战。SoC由于片上嵌入多个各种芯核,其有限的输入/输出端口资源,连同外部测试设备测试成本、数据通道有限等因素的限制,使得SoC的测试复杂性和测试成本增加。内建自测试（Built-in Self-Test,BIST）技术通过在芯核上集成的逻辑可实现对自身电路的检测,是一种有效解决SoC中嵌入式芯核测试的方案。测试期间电路产生的功耗相比正常工作模式时的功耗要高出几倍,过高的测试功耗会对待测电路产生极大危害,甚至损坏。SoC测试功耗问题已经引起测试领域研究人员的极大关注,降低SoC测试功耗可从芯核级和系统级两个方面考虑。本论文重点研究了芯核级BIST低功耗测试生成技术和SoC系统级温度意识测试规划问题。主要工作包括:（1）研究了低功耗单输入变化（Single Input Changed,SIC）测试序列种子选取算法。SIC测试序列是指连续输入向量间只有一个位码值发生变化,可有效降低CUT内部节点翻转率。而SIC作为低功耗测试序列,在BIST向量生成技术中实现的关键就是SIC序列种子选取,本论文首先在SIC前期理论模型基础上,进一步提炼出SIC序列性质,用以指导SIC序列种子选取算法设计。通常SIC序列种子选取存在故障覆盖率难以保证的问题,本论文提出了两种SIC序列种子选取算法,是基于ATPG测试向量集提取SIC种子向量,种子释放所生成的SIC测试序列在降低待测电路功耗的同时,还可保证等同于ATPG工具的高测试故障覆盖率。首先提出一种新的SIC序列,即序列位码顺序单输入位变化（Sequential Single Input Change,SSIC）的测试序列,对SSIC序列特性进行了深入细致的研究和总结,并将这些序列特性用于指导SSIC序列种子选取算法设计。用于产生SSIC序列的向量发生器是基于简单移位寄存器结构,硬件实现简单。另一种方案是基于常用本原多项式LFSR的SIC序列发生器结构,SIC序列按照本原多项式LFSR所生成M序列的次序进行单输入位跳变,LFSR初始值不同,同一SIC种子产生的SIC序列也不同,因而在选取SIC序列种子过程中协同考虑LFSR的初始值选取,起到进一步优化SIC序列种子数量的目的。（2） CA作为内建向量发生器在确定型BIST的应用属于CA反向综合问题,难点就是存在大量进化特性违反,本论文对此定义了更适用于CA反向综合的非对称邻居模型,进一步加强解决进化特性违反的能力。通常确定性BIST测试生成技术是基于重播种技术,种子存储需额外的硬件开销,种子释放过程中产生大量冗余向量,导致测试时间及测试功耗增加。本论文提出了两种基于CA的低功耗确定TPG综合算法,采用非对称邻居模型有效解决综合过程中的进化特性违反。两种算法都是采用降低功耗预计算的ATPG向量集进行反向综合,所综合出的CA结构可生成给定低功耗测试集,并保持与ATPG工具相同的高的测试故障覆盖率和短的测试时间。算法一是采用邻域扩展与列交换相结合的技术,为使所综合出的CA结构具有最小硬件成本,采用模拟退火算法进行优化,并通过设定邻域半径阈值对CA单元间线拓扑进行约束。算法二是根据CA中心细胞单元三邻和非对称三邻变化规律,推导出最近邻计算数学矩阵,通过计算寻找满足进化特性的最近的单元连接结构,若当前邻域半径无解,则邻域半径逐一递增,计算新的三邻互联矩阵,直至找到满足进化特性的优化连接结构。在提高算法效率的同时,可有效降低CA硬件成本开销。所提出的基于CA的低功耗确定TPG综合算法,针对低功耗向量集进行操作,不影响原有测试集低功耗特性和故障覆盖率。采用所综合出的基于CA的低功耗确定TPG,给定CA初始向量,即可产生预计算的低功耗测试向量集,并且不含有冗余测试向量,解决了重播种技术中冗余向量所引起的冗余时间与功耗问题。（3）针对系统级温度意识测试规划技术进行了研究。SoC温度意识测试规划研究主要包含两个方面,一个是规划算法设计,另一个就是系统测试温度评估技术。温度评估技术是温度优化测试规划研究的前提和基础。本文基于数值热传导理论设计温度评估模型。根据芯核之间的空间分布,定义相邻关系矩阵,可快速判断出并行测试芯核之间的布局关系。利用该温度评估模型计算相邻并行测试芯核间由热传导行为产生的热量变化,导入热量与自身热源之和即为所求芯核测试温度,解决了反复调用热仿真工具和常用热RC模型中热导路径需多次构建引起的温度评估过程繁琐的问题,本文温度模型可以快速预测系统测试温度。利用该温度评估模型,本论文提出一种基于遗传算法的温度优化SoC测试规划方案。算法中考虑规划与温度计算的设计需要,定义两种染色体编码方案,在规划的不同阶段进行编解码操作,并采用段交界单点交叉和段内交换变异的遗传操作,解决了遗传算法应用与温度意识测试规划研究中易产生无效解的问题。所提出的方案在保证热安全测试的同时可最小化系统测试时间。通过将测试组温度适应度之和定义为总适应度,进一步获得整个芯片热平衡分布的规划方案。
二、BIST可测性设计的低功耗技术（论文开题报告）
（1）论文研究背景及目的
此处内容要求：
首先简单简介论文所研究问题的基本概念和背景，再而简单明了地指出论文所要研究解决的具体问题，并提出你的论文准备的观点或解决方法。
写法范例：
本文主要提出一款精简64位RISC处理器存储管理单元结构并详细分析其设计过程。在该MMU结构中,TLB采用叁个分离的TLB,TLB采用基于内容查找的相联存储器并行查找,支持粗粒度为64KB和细粒度为4KB两种页面大小,采用多级分层页表结构映射地址空间,并详细论述了四级页表转换过程,TLB结构组织等。该MMU结构将作为该处理器存储系统实现的一个重要组成部分。
（2）本文研究方法
调查法：该方法是有目的、有系统的搜集有关研究对象的具体信息。
观察法：用自己的感官和辅助工具直接观察研究对象从而得到有关信息。
实验法：通过主支变革、控制研究对象来发现与确认事物间的因果关系。
文献研究法：通过调查文献来获得资料，从而全面的、正确的了解掌握研究方法。
实证研究法：依据现有的科学理论和实践的需要提出设计。
定性分析法：对研究对象进行“质”的方面的研究，这个方法需要计算的数据较少。
定量分析法：通过具体的数字，使人们对研究对象的认识进一步精确化。
跨学科研究法：运用多学科的理论、方法和成果从整体上对某一课题进行研究。
功能分析法：这是社会科学用来分析社会现象的一种方法，从某一功能出发研究多个方面的影响。
模拟法：通过创设一个与原型相似的模型来间接研究原型某种特性的一种形容方法。
三、BIST可测性设计的低功耗技术（论文提纲范文）
（1）基于扫描链和ATPG的低功耗可测性设计的研究与实现（论文提纲范文）
| 摘要 |
| ABSTRACT |
| 符号对照表 |
| 缩略语对照表 |
| 第一章 绪论 |
| 1.1 研究背景与意义 |
| 1.2 测试功耗的研究现状 |
| 1.3 论文主要目标与研究任务 |
| 1.4 论文的内容安排 |
| 第二章 CMOS电路及测试功耗分析 |
| 2.1 CMOS电路功耗 |
| 2.1.1 静态功耗 |
| 2.1.2 动态功耗 |
| 2.2 集成电路测试功耗 |
| 2.2.1 平均功耗 |
| 2.2.2 峰值功耗 |
| 2.2.3 扫描测试功耗 |
| 2.3 本章小结 |
| 第三章 扫描测试与自动测试向量生成 |
| 3.1 扫描测试 |
| 3.1.1 扫描单元 |
| 3.1.2 扫描链与扫描测试 |
| 3.2 测试向量与自动测试向量生成 |
| 3.2.1 测试向量 |
| 3.2.2 自动测试向量生成 |
| 3.2.3 嵌入式确定性测试 |
| 3.3 可测性设计的评价 |
| 3.4 可测性设计中的EDA工具 |
| 3.5 本章小结 |
| 第四章 集成电路测试功耗的优化方案 |
| 4.1 基于扫描移位的功耗优化 |
| 4.1.1 分块测试方案 |
| 4.1.2 调整移位时钟相位方案 |
| 4.1.3 压缩逻辑与移位低功耗方案 |
| 4.2 基于捕获过程的功耗优化 |
| 4.2.1 分时测试方案 |
| 4.2.2 压缩逻辑与捕获低功耗方案 |
| 4.3 本章小结 |
| 第五章 测试功耗优化的实现与数据分析 |
| 5.1 优化场景 |
| 5.2 功耗分析 |
| 5.2.1 功耗分析工具 |
| 5.2.2 功耗分析流程 |
| 5.3 基于扫描移位的优化实现与分析 |
| 5.3.1 分块测试 |
| 5.3.2 调整移位时钟相位 |
| 5.3.3 压缩逻辑与移位低功耗 |
| 5.4 基于捕获过程的优化实现与分析 |
| 5.4.1 分时测试 |
| 5.4.2 压缩逻辑与捕获低功耗 |
| 5.5 实验小结 |
| 5.6 本章小结 |
| 第六章 总结与展望 |
| 6.1 研究总结 |
| 6.2 研究展望 |
| 附录A 功耗分析脚本 |
| 参考文献 |
| 致谢 |
| 作者简介 |
（2）基于扫描链的SoC可测性设计及故障诊断技术研究（论文提纲范文）
| 摘要 |
| Abstract |
| 第1章 绪论 |
| 1.1 研究背景及意义 |
| 1.2 SoC可测性设计及故障诊断概述 |
| 1.3 研究现状 |
| 1.4 本文主要工作 |
| 1.5 本文组织结构 |
| 第2章 SoC可测性设计和故障诊断技术 |
| 2.1 概述 |
| 2.2 可测性设计 |
| 2.2.1 扫描设计 |
| 2.2.2 内建自测试设计 |
| 2.2.3 边界扫描设计 |
| 2.3 故障诊断技术 |
| 2.4 本章小结 |
| 第3章 SoC集成扫描设计与逻辑内建自测试的DFT电路技术研究 |
| 3.1 概述 |
| 3.2 集成必要性及可行性分析 |
| 3.2.1 集成必要性分析 |
| 3.2.2 基于Mentor工具的集成可行性分析 |
| 3.3 基于Mentor工具的混合逻辑结构及工作原理 |
| 3.3.1 混合逻辑结构 |
| 3.3.2 混合逻辑工作原理 |
| 3.4 基于Mentor工具的TK/LBIST混合流程实现 |
| 3.4.1 测试点分析 |
| 3.4.1.1 测试点插入原则 |
| 3.4.1.2 实验结果 |
| 3.4.2 扫描链插入及未知态隔离 |
| 3.4.2.1 未知态隔离结构及意义 |
| 3.4.2.2 实验结果 |
| 3.4.3 EDT/LBIST混合IP逻辑生成及测试向量产生 |
| 3.4.3.1 混合IP基本结构生成 |
| 3.4.3.2 LBIST故障模拟与并行向量产生 |
| 3.4.3.3 LBIST串行测试向量生成 |
| 3.4.3.4 扫描测试向量生成 |
| 3.4.4 基于混合逻辑的测试项验证 |
| 3.4.4.1 验证准备工作 |
| 3.4.4.2 实验结果 |
| 3.5 本章小结 |
| 第4章 SoC芯片内嵌IP核的扫描测试结构研究 |
| 4.1 概述 |
| 4.2 长链结构方案分析 |
| 4.3 基于Mentor工具压缩结构方案分析及改进 |
| 4.3.1 压缩结构 |
| 4.3.2 压缩结构改进 |
| 4.3.3 改进压缩结构可行性分析 |
| 4.4 测试结构整合 |
| 4.5 测试结构实际应用 |
| 4.5.1 覆盖率统计 |
| 4.5.2 仿真结果分析 |
| 4.6 测试结构进一步改进 |
| 4.6.1 简化型测试隔离结构 |
| 4.6.2 实验及结果分析 |
| 4.7 本章小结 |
| 第5章 基于扫描链的SoC芯片硅后实速故障诊断技术研究 |
| 5.1 扫描实速测试原理 |
| 5.2 基于扫描链的故障诊断原理 |
| 5.2.1 链故障诊断 |
| 5.2.2 链时序故障 |
| 5.2.3 逻辑故障诊断 |
| 5.3 SoC芯片故障诊断平台 |
| 5.3.1 诊断平台 |
| 5.3.2 tessent diagnose工具简介 |
| 5.3.3 前期准备工作 |
| 5.3.3.1 日志转换脚本 |
| 5.3.3.2 诊断脚本 |
| 5.4 硅后诊断实际应用 |
| 5.4.1 加速机台测试调试过程的收敛 |
| 5.4.2 芯片频率问题 |
| 5.5 本章小结 |
| 第6章 结论 |
| 6.1 论文工作总结 |
| 6.2 后续工作展望 |
| 参考文献 |
| 附录A 攻读学位期间所发表的学术论文 |
| 致谢 |
（3）集成电路测试方法研究（论文提纲范文）
| 摘要 |
| ABSTRACT |
| 缩略语对照 |
| 第1章 绪论 |
| 1.1 集成电路测试方法研究背景 |
| 1.2 集成电路测试概述 |
| 1.2.1 集成电路测试的意义 |
| 1.2.2 集成电路测试基本原理 |
| 1.2.3 集成电路测试种类 |
| 1.3 集成电路测试中的故障覆盖率 |
| 1.4 本章小结 |
| 第2章 集成电路测试向量生成方法研究 |
| 2.1 故障和故障模型 |
| 2.1.1 故障 |
| 2.1.2 几种常见的故障模型 |
| 2.1.3 故障等价压缩 |
| 2.2 集成电路测试向量生成 |
| 2.2.1 确定性测试向量生成 |
| 2.2.2 随机测试向量生成 |
| 2.2.3 伪随机测试向量生成 |
| 2.2.4 加权伪随机测试向量生成 |
| 2.2.5 混合测试向量生成 |
| 2.3 集成电路测试向量压缩 |
| 2.4 本章小结 |
| 第3章 内建自测试技术研究 |
| 3.1 BIST基本原理 |
| 3.2 利用LFSR自测试技术 |
| 3.2.1 LFSR基本原理 |
| 3.3 几种常见的数模混合电路BIST测试方案 |
| 3.3.1 基于伪随机测试数模混合BIST |
| 3.3.2 基于边界扫描数模混合BIST |
| 3.3.3 基于功能测试的数模混合BIST |
| 3.4 本章小结 |
| 第4章 边界扫描技术在提高电路可测试性上的研究 |
| 4.1 扫描技术 |
| 4.2 边界扫描技术 |
| 4.2.1 边界扫描技术概述 |
| 4.2.2 边界扫描技术在测试中的应用 |
| 4.2.3 边界扫描标准 |
| 4.3 支持边界扫描芯片在提高电路可测性的应用 |
| 4.4 本章小结 |
| 第5章 ATE自身系统噪声对测试的影响及对策 |
| 5.1 集成电路ATE测试的必要性 |
| 5.2 集成电路测试的分类 |
| 5.3 测试设备现实存在的系统噪声对测试的影响 |
| 5.3.1 低频范围内的噪声 |
| 5.3.2 低频范围内本底噪声对测试的影响 |
| 5.3.3 低频范围内本底噪声对测试影响实验仿真 |
| 5.3.4 高频范围内的噪声 |
| 5.3.5 高频范围内寄生噪声对测试的影响 |
| 5.4 本章小结 |
| 第6章 ATE基于自适应范围设置搜索测试方法 |
| 6.1 概述 |
| 6.2 传统的搜索方法 |
| 6.2.1 线性搜索 |
| 6.2.2 二分法搜索 |
| 6.2.3 线性/二分结合搜索 |
| 6.3 自适应范围设置搜索法 |
| 6.3.1 基于自适应范围设置搜索法的实验仿真 |
| 6.4 本章小结 |
| 第7章 基于V93000的未来3D IC测试方法 |
| 7.1 3D IC技术概述 |
| 7.2 相较于现有2D IC技术3D IC技术存在的优势 |
| 7.3 面对未来3D IC测试挑战现有V93000所具备的的测试能力 |
| 7.4 本章小结 |
| 第8章 总结与展望 |
| 参考文献 |
| 附录 |
| 致谢 |
| 攻读硕士学位期间已发表或录用的论文 |
（4）多核CPU可测性设计关键技术研究（论文提纲范文）
| 摘要 |
| ABSTRACT |
| 第一章 绪论 |
| 1.1 研究背景与意义 |
| 1.2 研究现状与挑战 |
| 1.2.1 多核CPU的发展现状 |
| 1.2.2 多核CPU中可测性设计所面临的挑战 |
| 1.3 论文主要内容 |
| 1.3.1 压缩逻辑和Logic BIST相结合的混合扫描设计 |
| 1.3.2 基于共享总线的嵌入式存储器BIST设计 |
| 1.3.3 边界扫描链设计 |
| 1.4 论文主要结构与大纲 |
| 第二章 可测试性设计关键技术 |
| 2.1 多核CPU可测性设计概述 |
| 2.2 扫描设计 |
| 2.2.1 扫描设计基本原理 |
| 2.2.2 扫描设计分类 |
| 2.2.3 扫描测试过程 |
| 2.3 内建自测试 |
| 2.3.1 内建自测试原理及电路结构 |
| 2.3.2 逻辑内建自测试设计 |
| 2.3.3 嵌入式存储器内建自测试设计 |
| 2.4 边界扫描设计 |
| 2.4.1 边界扫描原理 |
| 2.4.2 边界扫描电路结构 |
| 2.5 本章小结 |
| 第三章 基于嵌入式压缩和逻辑BIST的混合扫描设计与验证 |
| 3.1 多核CPU扫描测试设计 |
| 3.2 基于压缩逻辑的扫描设计 |
| 3.3 压缩扫描设计与逻辑BIST设计对比 |
| 3.4 基于嵌入式压缩逻辑与逻辑BIST的混合扫描测试的设计实现 |
| 3.4.1 混合扫描测试方法概述 |
| 3.4.2 混合扫描测试电路结构设计 |
| 3.4.3 时钟控制逻辑设计 |
| 3.4.4 混合扫描测试结构中X值(未知状态)的控制 |
| 3.5 混合扫描设计与验证 |
| 3.5.1 TK/Logic BIST设计流程 |
| 3.5.2 仿真验证与测试结果分析 |
| 3.6 本章小结 |
| 第四章 基于共享总线的嵌入式存储器BIST电路设计与验证 |
| 4.1 多核CPU嵌入式存储器可测性设计 |
| 4.2 基于共享总线（Shared Bus）的嵌入式存储器BIST设计 |
| 4.2.1 测试电路结构 |
| 4.2.2 存储器的层次化划分 |
| 4.2.3 支持共享总线的Memory BIST电路结构设计 |
| 4.3 基于Share bus的嵌入式存储器BIST设计实现 |
| 4.3.1 设计流程的概述与实现 |
| 4.3.2 模拟仿真验证与机台测试结果分析 |
| 4.4 本章小结 |
| 第五章 边界扫描链电路设计与验证 |
| 5.1 FX CPU I/O结构 |
| 5.2 边界扫描电路设计 |
| 5.2.1 边界扫描单元结构设计 |
| 5.2.2 TAP控制器结构设计 |
| 5.2.3 边界扫描测试指令 |
| 5.3 基于Logic Vision流程的边界扫描设计实现 |
| 5.4 仿真与ATE测试验证 |
| 5.5 本章小结 |
| 第六章 总结与展望 |
| 6.1 工作总结 |
| 6.2 展望 |
| 致谢 |
| 参考文献 |
| 作者在学期间取得的学术成果 |
| 作者在学期间参与的科研工作情况 |
（5）YHFT-XX芯片低功耗可测性设计及优化（论文提纲范文）
| 摘要 |
| ABSTRACT |
| 第一章 引言 |
| 1.1 课题研究背景 |
| 1.2 国内外研究现状 |
| 1.3 研究内容及目标 |
| 1.4 本文组织结构 |
| 第二章 YHFT-XX芯片可测性设计分析 |
| 2.1 芯片测试意义 |
| 2.2 可测性设计方法 |
| 2.2.1 扫描设计 |
| 2.2.2 BIST设计 |
| 2.2.3 边界扫描设计 |
| 2.3 YHFT-XX芯片特点及设计流程 |
| 2.4 YHFT-XX可测性设计问题分析 |
| 2.4.1 测试功耗 |
| 2.4.2 故障覆盖率 |
| 2.4.3 面积开销 |
| 2.5 YHFY-XX芯片的DFT设计 |
| 2.6 本章小结 |
| 第三章 YHFT-XX芯片低功耗扫描设计优化 |
| 3.1 扫描设计思想及测试过程 |
| 3.1.1 扫描设计思想 |
| 3.1.2 扫描测试过程 |
| 3.2 低功耗扫描设计分析 |
| 3.2.1 扫描设计中组合逻辑功耗分析 |
| 3.2.2 基于低功耗测试分块技术的测试访问结构分析 |
| 3.3 低功耗扫描设计 |
| 3.3.1 组合逻辑低功耗设计 |
| 3.3.2 实验及结果分析 |
| 3.4 基于低功耗测试分块技术的测试访问结构优化 |
| 3.4.1 Wrapper结构分析 |
| 3.4.2 测试访问结构优化方案 |
| 3.4.3 实验及结果分析 |
| 3.5 本章小结 |
| 第四章 YHFT-XX芯片低功耗MBIST设计优化 |
| 4.1 MBIST设计思想及工作模式 |
| 4.1.1 MBIST设计思想 |
| 4.1.2 MBIST工作模式 |
| 4.2 MBIST设计分析 |
| 4.3 MBIST设计优化 |
| 4.3.1 旁路逻辑的元器件数目确定 |
| 4.3.2 旁路逻辑的元器件互连 |
| 4.3.3 旁路优化后的等价性检查 |
| 4.4 实验及结果分析 |
| 4.4.1 面积优化结果 |
| 4.4.2 功耗降低结果 |
| 4.4.3 数据结果分析 |
| 4.5 本章小结 |
| 第五章 YHFT-XX芯片低功耗测试顶层设计 |
| 5.1 低功耗可测性设计的调度控制器 |
| 5.1.1 调度控制器结构设计 |
| 5.1.2 调度控制器工作原理 |
| 5.1.3 调度控制器的测试 |
| 5.1.4 基于调度控制器的机台测试步骤 |
| 5.2 低功耗扫描设计测试控制 |
| 5.2.1 控制器实现扫描测试控制的功能验证 |
| 5.2.2 扫描设计低功耗实验及结果分析 |
| 5.3 低功耗MBIST测试控制 |
| 5.3.1 控制器实现MBIST测试控制的功能验证 |
| 5.3.2 MBIST低功耗实验及结果分析 |
| 5.3.3 MBIST细粒度结果输出观测实验及结果分析 |
| 5.3.4 低功耗MBIST层次化设计 |
| 5.5 本章小结 |
| 第六章 结论与展望 |
| 6.1 结论 |
| 6.2 将来研究重点 |
| 致谢 |
| 参考文献 |
| 作者在学期间取得的学术成果 |
（6）IP核测试访问和扫描链低功耗测试方法研究与实现（论文提纲范文）
| 摘要 |
| ABSTRACT |
| 第一章 绪论 |
| 1.1 课题背景及其研究意义 |
| 1.2 IP核测试访问和扫描链低功耗测试方法研究现状 |
| 1.2.1 IP核测试访问研究现状 |
| 1.2.2 扫描链低功耗测试方法研究现状 |
| 1.3 论文主要研究内容 |
| 1.4 论文章节安排 |
| 第二章 集成电路可测性设计概述 |
| 2.1 故障机理及故障模型 |
| 2.2 故障检测方法 |
| 2.3 可测性设计主要方法 |
| 2.3.1 基于扫描链结构的测试 |
| 2.3.2 内建自测试 |
| 2.3.3 边界扫描测试 |
| 2.4 本章小结 |
| 第三章 IP核测试访问研究 |
| 3.1 引言 |
| 3.2 IEEE Std 1500 标准 |
| 3.2.1 IEEE Std 1500 解决的问题 |
| 3.2.2 IEEE Std 1500 硬件结构wrapper |
| 3.3 IEEE Std 1500 在工程应用上的不足 |
| 3.3.1 IEEE Std 1500 测试控制的不足 |
| 3.3.2 典型WBR单元结构复杂 |
| 3.4 IEEE Std 1500 控制机制和WBR的简化 |
| 3.4.1 简化的测试控制机制 |
| 3.4.2 WBR的简化 |
| 3.5 本章小结 |
| 第四章 扫描链低功耗测试方法研究 |
| 4.1 引言 |
| 4.2 IP核测试功耗来源 |
| 4.2.1 动态功耗 |
| 4.2.2 静态功耗 |
| 4.3 常用的扫描链低功耗测试技术 |
| 4.3.1 测试向量优化技术 |
| 4.3.2 低功耗扫描链设计 |
| 4.4 扫描链部分输出抑制技术研究 |
| 4.4.1 扫描链输出抑制技术分析 |
| 4.4.2 扫描单元输出端动态功耗分析 |
| 4.4.3 基于启发式算法的扫描单元筛选策略 |
| 4.5 本章小结 |
| 第五章 实验结果与分析 |
| 5.1 简化的WBR方案验证与分析 |
| 5.1.1 验证环境及流程 |
| 5.1.2 验证结果及分析 |
| 5.2 扫描链部分输出抑制技术实现与分析 |
| 5.2.1 基于非定制标准逻辑库单元的验证环境 |
| 5.2.2 阻隔逻辑的设计 |
| 5.2.3 验证与结果分析 |
| 5.3 本章小结 |
| 第六章 结束语 |
| 6.1 全文总结 |
| 6.2 展望 |
| 致谢 |
| 参考文献 |
| 作者在学期间取得的学术成果 |
（7）IP核低功耗测试研究与实现（论文提纲范文）
| 摘要 |
| ABSTRACT |
| 第一章 引言 |
| 1.1 研究背景和意义 |
| 1.2 IP核可测试设计研究现状 |
| 1.2.1 IP核定义 |
| 1.2.2 IP核可测性设计 |
| 1.2.3 IP核测试面临的挑战 |
| 1.3 本文章节安排 |
| 第二章 针对IP核的低功耗MBIST设计与实现 |
| 2.1 MBIST简介 |
| 2.1.1 存储器简化模型及故障 |
| 2.1.2 MBIST结构 |
| 2.2 MBIST功耗 |
| 2.2.1 功耗来源 |
| 2.2.2 低功耗技术 |
| 2.3 低功耗MBIST调度结构 |
| 2.3.1 基本思想及预期目标 |
| 2.3.2 调度结构标准化设计 |
| 2.3.3 调度结构层次化应用 |
| 2.3.4 实验及结果分析 |
| 2.4 本章小结 |
| 第三章 针对IP核的低功耗扫描设计与实现 |
| 3.1 扫描设计 |
| 3.1.1 扫描设计结构 |
| 3.1.2 扫描测试工作过程 |
| 3.2 扫描设计功耗 |
| 3.2.1 功耗来源 |
| 3.2.2 低功耗技术 |
| 3.3 低功耗扫描设计宏观调度结构 |
| 3.3.1 基本思想及预期目标 |
| 3.3.2 调度结构 |
| 3.3.3 调度结构工作原理 |
| 3.3.4 实验及结果分析 |
| 3.4 本章小结 |
| 第四章 调度结构整合及层次化设计 |
| 4.1 调度结构整合 |
| 4.1.1 基本思想及预期目标 |
| 4.1.2 调度结构 |
| 4.2 调度结构层次化应用 |
| 4.2.1 底层IP的局部层次化应用 |
| 4.2.2 IP被复用后的全局层次化应用 |
| 4.3 本章小结 |
| 第五章 结论与展望 |
| 5.1 结论 |
| 5.2 将来研究重点 |
| 致谢 |
| 参考文献 |
| 作者在学期间取得的学术成果 |
（8）基于扫描测试的数据压缩与低功耗测试研究与实现（论文提纲范文）
| 摘要 |
| Abstract |
| 第一章 绪论 |
| 1.1 研究背景和意义 |
| 1.2 国内外研究现状 |
| 1.2.1 测试压缩技术 |
| 1.2.2 低功耗测试技术 |
| 1.3 本文研究内容 |
| 第二章 集成电路测试技术研究与分析 |
| 2.1 引言 |
| 2.2 可测性设计 |
| 2.2.1 扫描测试 |
| 2.2.2 内建自测试 |
| 2.3 测试数据压缩技术 |
| 2.3.1 线性解压缩 |
| 2.3.2 广播测试数据 |
| 2.3.3 编码压缩 |
| 2.4 低功耗测试技术 |
| 2.4.1 扫描单元重组 |
| 2.4.2 测试向量重排序 |
| 2.4.3 门控结构 |
| 第三章 基于EFDR编码压缩的非确定位填充算法与低功耗测试结构 |
| 3.1 引言 |
| 3.2 非确定位填充算法 |
| 3.2.1 非确定位填充算法介绍 |
| 3.2.2 EFDR算法的非确定位填充方法 |
| 3.3 优化的非确定位填充算法 |
| 3.3.1 优化的非确定位填充算法 |
| 3.4 低功耗的测试解压缩结构 |
| 3.5 实验结果与分析 |
| 3.5.1 功能验证 |
| 3.5.2 压缩实验 |
| 3.5.3 时间开销 |
| 3.5.4 硬件开销 |
| 3.5.5 功耗比较 |
| 3.6 本章小结 |
| 第四章 连续游程与交替游程交替编码压缩算法(CCQR) |
| 4.1 引言 |
| 4.2 游程编码压缩算法 |
| 4.2.1 RLC编码算法 |
| 4.2.2 FDR编码压缩算法 |
| 4.3 连续游程与交替游程交替编码压缩算法(CCQR) |
| 4.3.1 CCQR编码原理 |
| 4.3.2 CCQR设计与实现 |
| 4.3.4 解压缩结构 |
| 4.4 实验结果与分析 |
| 4.4.1 模拟验证 |
| 4.4.2 压缩实验 |
| 4.4.3 时间开销 |
| 4.4.4 硬件开销 |
| 4.5 本章小结 |
| 第五章 总结与展望 |
| 5.1 全文总结 |
| 5.2 未来工作展望 |
| 致谢 |
| 参考文献 |
| 作者在学期间取得的学术成果 |
（9）集成电路低功耗可测性设计技术的分析与实现（论文提纲范文）
| 摘要 |
| ABSTRACT |
| 第一章 绪论 |
| 1.1 课题研究意义和必要性 |
| 1.2 国内外研究现状 |
| 1.3 本文主要工作 |
| 1.4 本论文的结构安排 |
| 第二章 集成电路的低功耗可测性设计 |
| 2.1 什么是可测性设计 |
| 2.2 可测性设计方法 |
| 2.2.1 功能点测试法 |
| 2.2.2 扫描测试法 |
| 2.2.3 内建自测试法 |
| 2.2.4 边界扫描测试法 |
| 2.3 低功耗可测性设计方法 |
| 2.3.1 基于扫描的低功耗可测性设计方法 |
| 2.3.2 基于内建自测试的低功耗可测性设计方法 |
| 第三章 芯片测试结构总体设计 |
| 3.1 芯片系统架构 |
| 3.2 芯片测试需求分析 |
| 3.3 芯片可测性设计工具及设计流程 |
| 3.4 芯片可测性设计总体方案 |
| 3.5 代码设计与 DFT 相关的规则 |
| 第四章 低功耗测试的具体实现 |
| 4.1 采用低功耗测试技术的目标 |
| 4.2 低功耗的扫描链技术实现 |
| 4.2.1 测试时钟规划 |
| 4.2.2 测试规划 |
| 4.3 低功耗 BIST 测试实现 |
| 4.3.1 存储器测试控制器门控设计 |
| 4.3.2 存储器测试规划 |
| 4.4 结果分析 |
| 4.5 本章小结 |
| 第五章 结论 |
| 5.1 本文的主要贡献 |
| 5.2 下一步工作的展望 |
| 致谢 |
| 参考文献 |
| 攻硕期间取得的研究成果 |
（10）SoC低功耗测试技术和温度意识测试规划研究（论文提纲范文）
| 摘要 |
| Abstract |
| 第1章 绪论 |
| 1.1 课题背景及其研究意义 |
| 1.2 集成电路可测性设计技术 |
| 1.2.1 故障模型 |
| 1.2.2 测试向量生成 |
| 1.2.3 扫描测试 |
| 1.2.4 内建自测试技术 |
| 1.2.5 SoC系统测试结构 |
| 1.3 低功耗测试技术研究现状 |
| 1.3.1 低功耗外部测试技术 |
| 1.3.2 低功耗内建自测试技术 |
| 1.3.3 测试规划技术 |
| 1.4 论文主要研究内容 |
| 1.5 论文结构 |
| 第2章 低功耗单输入变化测试序列种子选取技术 |
| 2.1 引言 |
| 2.2 动态测试功耗分析 |
| 2.3 低功耗SIC测试序列模型建立与理论分析 |
| 2.3.1 SIC测试序列生成的基本原理 |
| 2.3.2 SIC测试序列模型建立与特性研究 |
| 2.3.3 SIC序列动态测试功耗分析 |
| 2.4 SSIC测试序列种子选取算法和序列发生器设计 |
| 2.4.1 SSIC测试序列理论描述和特性分析 |
| 2.4.2 SSIC测试序列种子选取算法 |
| 2.4.3 SSIC测试序列发生器的硬件实现 |
| 2.4.4 实验结果与分析 |
| 2.5 双种子优化的低功耗SIC测试序列发生器设计 |
| 2.5.1 SIC测试序列种子与变化位种子协同选取算法 |
| 2.5.2 实验结果与分析 |
| 2.6 本章小结 |
| 第3章 基于CA的低功耗确定TPG综合算法研究 |
| 3.1 引言 |
| 3.2 细胞自动机基本原理 |
| 3.2.1 细胞自动机的提出 |
| 3.2.2 细胞自动机的基本概念 |
| 3.2.3 细胞自动机的理论特性分析 |
| 3.3 基于邻域扩展技术的低功耗确定向量发生器综合算法设计 |
| 3.3.1 低功耗确定TPG研究 |
| 3.3.2 非对称邻居模型的提出 |
| 3.3.3 基于模拟退火的邻域扩展技技术 |
| 3.3.4 实验结果及分析 |
| 3.4 采用最近邻矩阵的基于CA的低功耗确定TPG综合算法 |
| 3.4.1 最近邻模型的建立与分析 |
| 3.4.2 基于最近邻计算矩阵的CA综合算法实现 |
| 3.4.3 实验结果及分析 |
| 3.5 本章小结 |
| 第4章 系统级温度评估模型设计与温度意识测试规划技术研究 |
| 4.1 引言 |
| 4.2 系统级温度意识测试规划技术的提出 |
| 4.3 系统级温度模型理论基础 |
| 4.3.1 等效热RC温度计算法 |
| 4.3.2 导热问题研究的理论基础 |
| 4.3.3 数值热传导理论基础 |
| 4.4 基于数值热传导理论的温度评估模型 |
| 4.4.1 SoC系统级温度模型建立 |
| 4.4.2 实验结果及分析 |
| 4.5 基于GA的温度意识的测试规划方案 |
| 4.5.1 遗传编码方案和遗传操作设计 |
| 4.5.2 基于GA的温度意识测试规划算法设计 |
| 4.5.3 实验结果及分析 |
| 4.6 本章小结 |
| 结论 |
| 参考文献 |
| 攻读学位期间发表的学术论文 |
| 致谢 |
四、BIST可测性设计的低功耗技术（论文参考文献）
- [1]基于扫描链和ATPG的低功耗可测性设计的研究与实现[D]. 李佳. 西安电子科技大学, 2020(05)
- [2]基于扫描链的SoC可测性设计及故障诊断技术研究[D]. 欧阳晴昊. 湖南大学, 2017(07)
- [3]集成电路测试方法研究[D]. 曹毅峰. 上海交通大学, 2015(03)
- [4]多核CPU可测性设计关键技术研究[D]. 倪铭. 国防科学技术大学, 2015(03)
- [5]YHFT-XX芯片低功耗可测性设计及优化[D]. 张雨. 国防科学技术大学, 2015(03)
- [6]IP核测试访问和扫描链低功耗测试方法研究与实现[D]. 邓秋严. 国防科学技术大学, 2014(03)
- [7]IP核低功耗测试研究与实现[D]. 孙海明. 国防科学技术大学, 2014(03)
- [8]基于扫描测试的数据压缩与低功耗测试研究与实现[D]. 郭东升. 国防科学技术大学, 2013(03)
- [9]集成电路低功耗可测性设计技术的分析与实现[D]. 黄禄惠. 电子科技大学, 2013(01)
- [10]SoC低功耗测试技术和温度意识测试规划研究[D]. 曹贝. 哈尔滨工业大学, 2010(08)
标签：超大规模集成电路论文; 逻辑结构论文; 测试过程论文; 序列模式论文; 关系逻辑论文;