一、Development of Physical Library for Short Channel CMOS / SOI Integrated Circuits（论文文献综述）
李振贤[1]（2020）在《基于先进工艺的超大规模ASIC芯片评估设计方法研究》文中指出随着集成电路飞速发展,集成电路的规模、集成度、功能复杂性均在增加。另外,先进工艺带来性能提升的同时,也带来新的挑战,如时序收敛、可靠性等问题。更重要的是设计人员还面临节约设计成本和缩短芯片设计周期的压力。专用集成电路（ASIC）设计也一样,亟待需要缩短新工艺下的设计周期。专用集成电路设计一般是在前端设计和验证完成之后才能开始物理设计,严重影响芯片开发周期。为了兼顾先进工艺特点和缩短超大规模专用集成电路设计周期,本文主要面向设计里的核心模块进行评估设计。评估设计目的是支撑前端设计的频率、功耗、面积评估,同时也为后端设计奠定基础。为此,本文以16nm FinFET工艺为例,主要进行了以下工作:首先研究了评估设计分析理论基础,主要对FinFET工艺特点、时序分析、功耗分析、电压降、电迁移、串扰和天线效应进行了详细介绍。然后通过EDA工具的组合建立了适合先进工艺的完整评估设计流程,接着结合流程完成了三颗专用芯片（A1、A2和A3）核心模块评估设计并且得到了评估分析报告。其中,A1核心模块主要是通过一版设计频率为750MHz的全corner评估实验详细介绍了评估设计完整流程。在子模块hincore中,结合利用率和保持时间违例特点,提出了先修复部分关键路径的方法。在子模块ppctrl中,介绍了阵列相关路径优化方法。同时顶层时序检查时采用工程更改的方法修复了时序。A2核心模块采用多源时钟树综合方法分别进行了频率为1.8GHz、2GHz和2.2GHz的单corner评估设计,子模块分别采用了阵列分组摆放、合理设置路径组和布局范围的方法优化了时序。另外为了解决顶层调用子模块时,子模块端口之间容易出现时序不收敛的问题,采用脚本进行了预先判断。同时为了解决层次化顶层设计绕线容易出现绕线拥塞、串扰和电压降问题,提出了快速定制绕线和高效插驱动单元的方法。A3核心模块采用扁平设计方式,完成了频率为500MHz、600MHz和700MHz的全corner评估设计,在评估过程中应用了时钟和数据协同优化技术优化了时序。最后首先对比A3核心模块的评估结果和签核结果,说明了本文的评估设计结果可靠。然后通过A3、A1、A2核心模块评估设计方法与其他评估设计方法对比,不仅验证了本文评估设计流程可以完成全流程设计还说明了本文的评估设计方法能有效缩短设计周期和减小资源消耗。
毛菲菲[2]（2020）在《基于二维过渡金属二硫族化合物晶体管的数字电路设计》文中指出随着集成电路产业迅速发展,基于硅材料的集成电路特征尺寸持续降低,几乎达到其物理极限。针对这一问题,近些年来,研究者们致力于寻求新的解决方案,如改进制备工艺,引入极紫外光刻技术以提高制备效率和改进晶体管的电学性能;优化晶体管结构,研究出绝缘体上硅（SOI）器件结构以减少漏电引起的功耗损失;寻求新的材料替代硅材料用于半导体产业。基于此,二维材料因其载流子迁移率较高、原子层厚度极薄引起人们的广泛关注。研究者们认为,二维材料将取代硅材料成为下一代半导体的候选人。本文主要对二维材料晶体管构成的组合逻辑电路进行仿真分析,探究二维材料晶体管的器件参数对组合逻辑电路输出曲线的影响。此外,本文还对基于二维材料晶体管的组合逻辑电路的低功耗结构进行研究。本文主要创新点和工作如下:（1）对基于二维材料晶体管的CMOS反相器的输出特性进行仿真,分析了二维材料晶体管的器件参数对反相器输出特性曲线的影响。基于CMOS反相器的分析结果,对二维材料晶体管构成的与非门、或非门、异或门和同或门的输出特性进行研究。从CMOS反相器的仿真结果可以得知,当CMOS反相器中WSe2晶体管与MoS2晶体管的沟道宽度相等时,CMOS反相器的输出特性曲线较为对称,开关阈值位于电源电压的一半位置。栅氧化层厚度和材料对开关阈值的影响较小。当栅氧化层厚度从2.8 nm增加到56 nm时,CMOS反相器的开关阈值相差不到电源电压的0.2%。CMOS反相器的噪声容限会随着晶体管栅氧化层厚度的增加而逐渐降低。当栅氧化层厚度达到35 nm时,CMOS反相器噪声容限受栅氧化层厚度变化的影响逐渐降低。基于对反相器的研究,我们对与非门、或非门、异或门和同或门进行仿真分析。这些电路中晶体管的栅氧化层材料被设置为二氧化铪,栅氧化层厚度被设置为2.8 nm。从仿真结果中可以得到,这些组合逻辑电路输出结果符合其真值表,其输出特性曲线的变化规律也与硅基半导体电路的输出结果相似,这也从一方面说明了,二维材料在替代硅进行电路设计的可行性。（2）对基于二维材料晶体管的组合逻辑电路的功耗进行研究,设计出三种功耗门控电路降低其电路的功耗。针对CMOS反相器、与非门和异或门设计了三种低功耗电路结构,通过仿真分析发现,当电路工作在正常状态下,自偏置电阻控制功耗门控电路的效果在三种结构中最高。对于CMOS反相器、与非门和异或门,这一结构可以分别降低其9.80%、12.53%和16.97%的功耗。此外,由于外加信号控制功耗门控电路能够在电路空闲时将其关断,可有效降低功耗达到60%以上,正常工作时,这一结构也能够分别对CMOS反相器、与非门和异或门降低7.10%、7.66%和12.17%的功耗。综合考虑,外加信号控制的功耗门控电路对低功耗设计更加具有优势。（3）对基于二维材料晶体管的一位半加器进行仿真,验证了二维材料晶体管构成运算逻辑单元的可行性。对CMOS反相器进一步拓展,研究了基于二维材料晶体管的施密特触发器的输出特性曲线。通过仿真分析,基于二维材料晶体管的半加器输出结果符合其真值表,实现其加法功能,证实利用二维材料晶体管构成的基本组合逻辑单元可用于进一步实现运算电路。从施密特触发器的仿真结果中可以得出,对于二维材料晶体管构成的施密特触发器,当晶体管的栅氧化层厚度为2.8 nm,并且以二氧化铪为栅氧化层材料时,施密特触发器具有最强的抗噪能力。此外,当电源电压降低时,施密特触发器的抗噪能力逐渐降低。
孟坤[3]（2020）在《基于DC-VDC两级TDC的工艺可信检测技术研究与实现》文中进行了进一步梳理随着集成电路供应链全球化的发展,为了缩短研发周期、降低研发成本,大多数芯片公司将设计制造分离,委托第三方代工厂进行生产,导致芯片被恶意攻击的可能性急剧增大。为保证芯片生产工艺的安全性,本文对工艺可信检测技术进行研究。本课题来源于973项目。本文针对第三方代工厂制造过程引入的工艺可信问题,设计一种基于DC-VDC两级TDC的检测结构,该检测结构具有高精度、低开销的特点,可用于大规模集成电路的工艺可信检测,并基于该检测结构建立了完整的检测流程:首先在芯片设计阶段植入检测结构,然后使用该检测结构提取工艺偏差下的路径延迟波动范围和老化应力下的延迟衰退速率作为黄金样本,最后将待测芯片的路径延迟特征与黄金样本对比,判断芯片生产工艺的可信度。恶意的工艺工程师可通过小幅调整部分工艺参数,降低芯片的性能和使用寿命,且不易被发现,因此本文首先分析工艺非受控对门电路性能的影响。分析可能引入工艺木马的栅工艺和离子注入工艺过程,提取工艺非受控影响较大的工艺参数。在55nm工艺下,使用Hspice在不同工艺角下分析工艺非受控对三级反相器电路延迟和功耗的影响。实验结果表明,栅工艺非受控对门电路初始性能影响较小,几乎被淹没在工艺偏差范围内,但可以加速门电路性能衰退速度。离子注入非受控对门电路性能影响显着,可对芯片局部进行定位攻击。此外,电路性能对NMOS器件的工艺非受控更为敏感,应当作为防护的重点。本文通过分析老化效应对门电路延迟和功耗性能的影响,证明随阈值电压的衰退,与功耗相比,延迟的变化幅度更大且线性度更好,因此确定基于路径延迟侧信道分析检测工艺木马的研究方向。然后,本文设计一种基于DC-VDC两级TDC的检测结构,结合延迟链和游标延迟链两种TDC结构的优点,实现较宽范围的高精度时间测量。为减小工艺偏差对时间测量精度的影响,提出一种适用于本文检测结构的基于线性回归的校准方法,通过对多次时间测量结果进行处理,将工艺偏差的影响分摊给每个延迟单元,得到延迟单元的平均值。通过仿真测试得到本文两级TDC的相关指标参数为:（1）有效精度为16.2ps;（2）动态范围为2.109ns;（3）面积开销为558.32um2;（4）反应时间为1.23ns;（5）测量误差在15ps以内;（6）具有较好的线性度,各项指标均满足延迟检测需求。最后,本文通过软件仿真和流片测试对检测技术进行验证。以RISC-V处理器作为载体电路,选择短路径作为工艺敏感路径植入检测结构,采用55nm工艺完成检测方案的后端设计与流片验证。根据硬件实现结果,本文检测方案引入的面积开销为1980.72um2、功耗开销为0.5315uw,相较载体电路均在10-3数量级以下。本文分别在仿真时调节延迟衰退因子、在芯片测试时调节PCB板测试电压模拟芯片工艺衰退,验证检测方案对工艺变化的检测能力。结果表明,本文检测技术可检测不同工艺衰退情况引起的延迟变化,通过与正常延迟数据对比,可有效检测超出工艺偏差的工艺木马和衰退速度明显加快的隐性工艺木马。
史景[4]（2020）在《DC～6GHz SOI CMOS单刀双掷射频开关设计》文中研究指明移动通信技术的快速发展推动着移动终端设备越来越智能化。应用于移动终端设备的射频开关在射频前端的设计中发挥着重要作用。通过在射频前端中集成射频开关,智能手机、平板电脑等移动终端设备支持多个频段多个模式的无线通信服务,同时提供全球定位系统（Global Position System,GPS）、无线局域网（Wireless Local Area Network,WLAN）连接、蓝牙通信和射频识别（Radio Frequency Identification,RFID）等功能,极大的便利了人们的生活。随着5G时代的到来,射频开关作为无线通信模块射频前端的重要组件,移动终端设备对射频开关的线性度、插入损耗和隔离度等性能提出更高的要求。本文采用0.28μm SOI CMOS工艺完成DC～6GHz单刀双掷射频开关的设计。单刀双掷射频开关集成了开关驱动模块和开关核心电路模块,其中开关驱动模块包括振荡器、时钟缓冲电路、负压电荷泵和电平转换电路。开关驱动模块用于产生稳定负压。开关核心电路采用基本的串-并联结构,在满足低插入损耗的同时具有高隔离度。开关核心电路在串-并联结构的基础上采用浮栅技术、晶体管堆叠技术和负压偏置技术以提高开关的插入损耗性能和功率处理能力。开关晶体管栅极和体端采用负压偏置有效减小了开关关断时等效关断电容,对于增强功率处理能力和谐波性能的同时改善隔离度性能至关重要。在Cadence Spectre环境下的后仿真结果表明,在2.5V电源电压下,在DC～6GHz频率范围内,单刀双掷射频开关插入损耗小于1d B,隔离度大于27d B,输入1d B压缩点大于28d Bm,开关切换时间小于1μs。单刀双掷射频开关整体版图尺寸为0.67mm×0.41mm。本文设计的DC～6GHz SOI CMOS单刀双掷射频开关各项性能均满足设计指标,流片验证后可应用于智能手机中的WLAN连接、RFID和调频收音机等芯片中,也可应用于集成频带选择开关的宽带功率放大器系统中。
李臻[5]（2019）在《面向量子计算的极低温电子元器件研究》文中研究表明量子计算被认为是后摩尔时代的重要技术,受到来自世界各地科学家的广泛关注。超导量子芯片和半导体量子芯片都工作在几十毫开的极低温下,但是能提供毫开尔文温度环境的稀释制冷机冷却功率非常有限。量子芯片的控制和读出电路都工作在室温下。常温测控系统和极低温量子芯片通过冗长而昂贵的线缆连接,线缆中间还需要加几级滤波器和热沉降低噪声。即便如此,量子芯片信号中还是会混入包含室温热噪底在内的大量噪声,使测试结果可靠性大大降低,消耗了稀释制冷机宝贵的制冷功率。同时量子计算测试所用线缆成本高昂,随着量子比特数目的增多,常温测试系统加极低温量子芯片的模式几乎很难扩展。我们可以设计工作在极低温下的量子芯片测控电路:解决这个问题。但是现有电子元器件必须在特定环境中才能正常工作,在极低温下存在不同程度的失效,尤其是最常用的CMOS集成电路只能在-55～+125℃的温度环境中工作,同时缺少电路设计所需极低温模型。本论文针对量子计算应用的电子元器件经历的极低温环境,对电子元器件在极低温环境下的电学性能进行测试和建模,填补了国内液氦温区CMOS SPICE模型的空白,然后根据自建模型设计了基础的晶体管级逻辑电路。具体研究内容包括:（1）搭建可以测试不同温度电子元器件特性的极低温环境测试平台;（2）测试了电容、电阻、二极管、高迁移率场效应管、横向对称双极型晶体管、自选转移力矩磁随机存储器等电子元器件的低温性能;（3）针对中芯国际0.18μm Bulk CMOS工艺晶体管进行低温测试和4.2K紧凑建模;（4）基于所建模型实现液氦温度晶体管级逻辑电路设计与仿真。本文的主要创新点有:（1）对0.18μm CMOS工艺下不同宽长比的晶体管进行了300～4.2K测试,首次对该工艺进行了4.2K温度紧凑建模,模型可以直接运用在常用EDA软件中,用于极低温CMOS芯片流片前的设计验证。（2）首次系统测试了300～4.2K的CMOS晶体管的阈值电压、开关比、工艺电阻,并且对测试结果进行了分析。（3）首次测试了4.2K下的STTMRAM和LBJT性能。STTMRAM和LBJT在学术界有很多前沿研究,但是他们低温下的性能还没有相关报道。（4）首次设计了极低温下的组合逻辑电路,并运用极低温CMOS模型对组合逻辑电路进行了仿真验证。
任小敏[6]（2019）在《基于16nmFinFET的高性能计算芯片物理设计优化研究》文中提出高性能计算HPC（High Performance Computing）芯片是大型服务器和超级计算机等的关键组成部分,其对性能和功耗有着很高的要求。物理设计直接影响到芯片最终性能,因此HPC芯片的物理设计十分关键。本文将基于台积电16nm Fin FET工艺完成一款HPC芯片的物理设计,提出了结合多位触发器和多源时钟树综合的优化方法。本文给出了高性能计算芯片物理设计中结合触发器布局和时钟树综合来共同优化提高设计质量的方法,主要工作有以下几个方面:（1）研究了模块的布局方法,提出了基于负时间裕量的触发器合并方法,分别采用多位触发器和一位触发器来布局HPC芯片核心运算子模块,对比实验结果发现基于负时间裕量的触发器合并在牺牲了1.5%的时钟偏差下降低了3.23%的功耗,并使得整个运算模块功耗降低了3.90%。（2）提出了基于二级并行驱动缓冲器的多源时钟树综合方法,并结合前文提出的多位触发器方法对HPC芯片的DDR4 PHY模块进行优化实验对比,实验结果表明,相比传统物理设计方法,结合多位触发器和多源时钟树的优化方法降低了17.24%的功耗且有效提高了时钟树质量。（3）采用本文提出的优化方法完成HPC芯片的物理设计,结果表明可以降低5.88%的功耗,并达到了设计目标。该HPC芯片即将量产。
李响[7]（2018）在《基于0.13微米CMOS工艺抗辐射加固单元库设计及验证》文中提出随着航天技术的快速发展,面对复杂的空间辐射环境,如何将应用于太空的集成电路进行抗辐射加固已成为我们必须克服的课题。标准单元库的抗辐射能力直接影响着电路的性能。标准单元库作为设计与工艺的桥梁,不得不在标准单元库的设计中考虑可制造性。因此设计建立具有抗辐射能力的单元库对于缩短应用于太空的集成电路设计周期,提高工作效率至关重要。传统的抗辐射加固设计手段单一,不具备可复用性,设计一次成功率较低,导致设计周期过长、可靠性低,失去产品竞争力。本文通过对总剂量效应和单粒子效应机理研究,结合多年抗辐射加固设计经验,根据晶圆代工厂提供的设计规范、设计流程以及单元库单元的性能指标等要求,采用抗辐射加固技术和可靠性设计技术,提出了完成0.13微米抗辐射加固标准单元库的设计方法,同时优化了标准单元库的建立流程和设计方法。利用模型库进行仿真验证,形成单元库版图,经过工艺流片通过测试和辐射试验进行电参数和抗辐射性能的验证,通过已建立的抗辐射加固库设计一个具有抗辐射能力的集成电路,利用实验电路的设计验证该库的有效性,使之能够为设计0.13微米CMOS抗辐射加固数字集成电路提供设计平台,为实现大规模抗辐射加固集成电路的设计奠定基础。本文论述的抗辐照单元库设计方法,可以协助集成电路设计人员,在版图设计阶段模拟出可能存在的实际制造的问题,提供了一系列的技术优势以及设计创新,有助于集成电路设计可靠性的提高,具有较强的实际意义,一定程度上缩短了整个项目设计周期。本文设计利用已有抗辐射加固设和可靠性设计出PCM版图,在国内成熟的0.13微米商用工艺线上能够稳定可靠的进行生产,通过测试及抗辐射实验,验证该抗辐射加固标准单元库的有效性,最终完成了0.13微米抗辐射加固标准单元库的建立。
吴振宇[8]（2018）在《纳米CMOS集成电路质子辐射效应研究》文中研究指明飞速发展的航天技术需要兼具高可靠性和高性能的集成电路。纳米CMOS集成电路在带来高性能的同时,也带来了可靠性方面的挑战。质子作为空间环境注量最高的粒子之一,具有较强的穿透能力,严重威胁纳米CMOS集成电路的正常工作。本文以65纳米和28纳米CMOS集成电路作为主要研究对象,以理论分析、软件模拟和质子辐照试验作为研究方法,对质子辐射引发的低能反冲核的电荷沉积机理、SET、SEU以及质子累积辐射对单粒子效应的影响展开系统研究。本文的主要工作和创新点如下:（1）将反冲核电离效率引入单粒子效应模拟分析,使分析更加符合真实的物理过程。本文选择TRIM蒙特卡洛模拟法来提取反冲核电离效率（<100%）,并将反冲核电离效率引入电荷沉积计算,为空间质子软错误率评估提供了理论支撑。模拟发现低原子序数（Z）反冲核的电离能普遍较大,如SiC中C反冲核（Z=6）的电离能高于Si反冲核（Z=14）,SiO2中O反冲核（Z=8）的电离能高于Si反冲核,这为工艺级抗辐射加固提供了一些思路。（2）发现了低能（≤10 MeV）质子引发的SET现象,并分析了相关机理。通过试验发现在65 nm CMOS体硅工艺下,低能质子（≤10 MeV）引发的SET脉宽可超过200 ps。随着质子能量上升,平均SET脉宽也在升高。考虑到空间低能质子的高注量率,认为低能质子SET引发的SER不可忽视。分析认为质子直接电离产生的SET无法被片上自触发SET捕获电路捕获,被捕获的SET主要是由O和Si反冲核引起的,并且O反冲核引发的SET脉宽更宽,并分析了O反冲核引发的SET脉宽更宽的两方面原因。（3）通过低能质子辐照试验揭示了低能（≤10 MeV）质子在65 nm体硅CMOS SRAM中引发的MCU模式,并模拟分析了SRAM存储单元临界电荷对质子SEU的影响以及反冲核引发SEU的机理。低能质子引发的MCU通常都沿着SRAM位线出现,不在同一个字中,因此可以被ECC纠正。分析认为这些MCU主要是由反冲核沉积电荷扩散以及阱电势扰动引发的。针对65 nm体硅CMOS SRAM存储器开展了TCAD和Geant4模拟,解释了SEU截面随低能质子（≤10 MeV）能量升高而出现三种趋势（逐渐减小、先减小后增大、逐渐增大）的原因。分析认为在反冲核引发的SEU中,氧反冲核引发的SEU最多。（4）揭示了高通量质子累积辐射对瞬态效应的影响,并开展了机理研究。通过交替式重离子/质子/重离子辐照试验,发现质子累积辐射会显着增大重离子SET脉宽和截面。当1.2 MeV质子辐射通量低于3×1013/cm2时,质子累积辐射提高芯片SET敏感性的机理主要是总剂量效应减小了PMOS晶体管的开态电流Ion。当1.2 MeV质子辐射通量高于1014/cm2时,质子辐射也会增大N-well电阻率,并且降低载流子迁移率,从而提高SET敏感性。建议对于深空探测等会受到较多质子辐射的应用,纳米CMOS集成电路需开展重离子/质子/重离子交替测试,以此来保证抗辐射能力。论文最后对纳米CMOS集成电路质子辐射效应的未尽工作和未来的研究方向进行了梳理和展望。总而言之,本文的工作涉及纳米CMOS集成电路在质子辐射下的现象、机理和有关模型,对航天抗辐射纳米CMOS集成电路工艺的选择、电路的设计、软错误率的评估以及考核标准的建立均具有参考价值。
李铁虎[9]（2018）在《深亚微米和纳米级集成电路的辐照效应及抗辐照加固技术》文中研究说明随着我国航空航天技术的不断进步和核物理科学研究的深入,抗辐照加固集成电路的需求与日俱增。一方面我国抗辐照加固芯片研制尚处于起步阶段,自主研发能力还不够强,另一方面高性能抗辐照加固集成电路一直是西方发达国家技术封锁和产品禁运的首要目标,我国核心关键技术领域用抗辐照加固集成电路尚不能完全自主可控,长期受制于技术领先国家,因此对集成电路辐照效应和抗辐照加固技术进行深入研究将极大地促进我国国防和现代化事业的发展。集成电路设计工艺从深亚微米逐渐向纳米级技术节点过渡,辐照效应和抗辐照加固技术也日新月异。在0.18μm工艺水平以上,由于器件氧化层和场氧区较厚,总剂量效应较为显着。进入65 nm工艺节点以下,由于器件氧化层减薄,采用浅槽隔离技术,总剂量效应大大降低,已不再成为主要辐照损伤因素。但随着工艺缩减,单粒子效应引发的“软错误”对电路的威胁越来越严重,甚至超过其他所有失效因素的总和,成为电路可靠性的首要问题。本文在深亚微米（0.18μm）和纳米级（65 nm）体硅CMOS工艺水平上,对器件、电路的辐照效应及抗辐照加固技术进行了较为深入的研究,主要研究成果如下:（1）对0.18μm体硅CMOS工艺N沟道core和I/O晶体管进行了总剂量辐照实验,得到了晶体管电气特性在总剂量辐照下的变化。研究发现:辐照累积总剂量提升,晶体管亚阈区漏电流增大,阈值电压漂移,晶体管电气特性退化;I/O晶体管的总剂量效应比core晶体管明显,窄沟晶体管由于辐照诱生窄沟道效应的影响总剂量效应比宽沟晶体管显着;晶体管负体偏置能够减轻器件总剂量效应。基于晶体管辐照实验和器件参数提取,对0.18μm体硅CMOS工艺普通条形栅和无边缘NMOSFET进行了辐照效应SPICE建模。模型仿真结果与实验结果吻合较好,能有效预测器件、电路的总剂量响应。（2）研究了组合逻辑数字电路中SET脉冲的产生和传播。研究发现:入射重离子LET值增大,SET电流脉冲尖峰值增大,电流持续时间延长,SET脉宽增大;SET电流呈现脉冲尖峰之后的平台期,与传统双指数形态不同,表明晶体管电气耦合状态下单粒子响应有别于孤立的晶体管,采用混合模拟仿真能较精准预测电路SEE;宽沟晶体管SET脉宽小于窄沟晶体管,长沟晶体管SET脉宽大于短沟晶体管,在设计中可尽量选用沟道短而宽的晶体管以抑制SET效应。（3）研究了时序逻辑数字电路中SEU的物理机制。研究发现:0.18μm非加固标准6管SRAM的翻转截面高于65 nm SRAM,这主要是由于工艺缩减单粒子敏感体积减小,电荷收集量降低造成的。（4）研究了工艺缩减、工作频率提升等因素对电路SEE的影响。研究发现:增加阱接触数量,减小接触孔与器件之间的距离有助于降低SET脉宽,减轻阱电势调制,从而抑制SEE;重离子入射角度增大,器件间的电荷共享增强,通过脉冲压缩机制有助于减小SET脉宽;深N阱结构能够有效截断重离子入射产生的电荷漏斗,降低敏感节点电荷收集量,使得SET脉宽小于普通双阱工艺结构。（5）提出了一种抗SEU的SRAM单元电路拓扑新结构。此SRAM单元电路的SEU临界电荷高达12,320 fC,是非加固标准6T SRAM单元的1,000倍以上,与其他加固单元电路相比也有显着提升,而电气性能没有显着退化,能充分保证在强辐射环境下的高可靠应用。（6）基于65 nm体硅CMOS工艺设计开发了一款抗辐照加固标准数字单元库,可应用于实际抗辐照加固芯片研制。（7）基于0.18μm和65 nm体硅CMOS工艺分别设计开发了两款抗辐照加固芯片。提出了一种评估电路总剂量效应的正向体偏置法。与晶体管辐照效应SPICE模型仿真对比验证了新方法的有效性。提出了一种高速数据合成电路。与传统数据合成器相比,新数据合成电路避免了数据穿通的可能,且多级级联应用能够保证数据天然同步特性。设计了一种宽带锁相环VCO振荡带自动校准算法,实现了超宽频率范围覆盖的两个VCO振荡频率校正,在较短时间内实现较高精度的频率锁定功能。
薛菲菲[10]（2018）在《面向空间应用的流水式逐次逼近模数转换器设计》文中进行了进一步梳理一直以来,人类对太空的探索从未止步。卫星通过利用各种传感器来获取外界的物理信息。传感器读出系统负责将传感器输出的微弱电信号进行低噪声放大、成形和数字化。在传感器读出系统中,模数转换器（Analog to Digital Converter,ADC）负责模拟电信号的数字化,要求其具有高分辨率、小面积、低功耗以及抗辐照的特点。本文主要致力于应用在传感器读出系统的流水式逐次逼近模数转换器（Pipelined SAR ADC）的研究与实现,主要研究工作如下:（1）Pipelined SAR ADC数字校正和校准技术针对模拟前端微电子系统,采用CSMC 0.35μm CMOS工艺设计实现了一款10 bit1 MS/s Pipelined SAR ADC原型芯片。该芯片采用三级流水结构,每一级的分辨率为4bit,其中1 bit为冗余位。为了提高该款ADC的精度,采用了加法数字校正技术和基于权重的数字校准技术。测试结果表明,该芯片的微分非线性（DNL）为-0.47 LSB0.52LSB,积分非线性（INL）为-1.08 LSB1.67 LSB,有效位（ENOB）为8.9 bit,功耗为8.2 mW。（2）高线性度Pipelined SAR ADC的研究与设计针对数字前端微电子系统,采用TSMC 0.18μm CMOS工艺设计实现了一款12 bit10 MS/s Pipelined SAR ADC原型芯片。该芯片采用两级流水结构,第一级的分辨率为6bit,第二级的分辨率为8 bit。为了提高该款ADC的线性度,采用了基于共模电平Vcm的流水级电路和DAC电容阵列一致性布线策略。测试结果表明,该芯片的DNL为-0.57LSB1.06 LSB,INL为-1.54 LSB1.38 LSB,ENOB为10.8 bit,功耗为10 mW。（3）低功耗Pipelined SAR ADC的研究与设计针对混合信号微控制器片上系统,采用TSMC 0.18μm CMOS工艺设计实现了一款12 bit 2 MS/s Pipelined SAR ADC芯片。该芯片被集成在微控制器片上系统中。为了降低该款ADC的功耗,第二级流水级电路采用单位桥电容SAR ADC结构。同时,采用随机码校准算法,消除由寄生电容引起的周期性失码现象。测试结果表明,该芯片的DNL为-0.53 LSB0.78 LSB,INL为-1.96 LSB1.54 LSB,ENOB为10.21 bit,整个ADC功耗为12 mW,其中核心模块的功耗为5 mW。（4）Pipelined SAR ADC抗辐射加固设计在Pipelined SAR ADC芯片设计中,分别从版图方面和电路方面采取了抗辐射加固策略。在版图方面,为了提高ADC抗总剂量效应的能力,采用了环栅NMOS晶体管并在NMOS晶体管周围加入P+保护环。为了提高ADC抗单粒子闩锁的能力,分别在NMOS晶体管和PMOS晶体管之间加入P+与N+保护环。另外,采用差分电荷消除（Differential Charge Cancellation,DCC）版图来减轻单粒子效应对于差分模拟电路的影响。在电路方面,为了提高数字集成电路抗单粒子瞬变和单粒子翻转的能力,采用了双互锁存储单元（DICE）D触发器。本论文的主要创新点如下:（1）提出了一种余量放大器失调电压自消除的双极性MDAC和基于权重的数字校准技术。比较器和余量放大器的失调电压会导致传统单极性MDAC的输出电压发生溢出现象,余量放大器的非线性以及电容失配等会引入增益误差。针对这些问题,本文提出一种余量放大器失调电压自消除的双极性MDAC和基于权重的数字校准技术。首先,通过引入电容Cs并且利用加法数字校正技术消除比较器±1/2 LSB的失调电压,其次,通过引入电容Cos完全消除了余量放大器的失调电压,最后,利用单级流水级电路的每一个跳变点测量出每一个数字码对应的实际权重,提高了Pipelined SAR ADC的精度。（2）提出了一种基于共模电平Vcm的流水级电路及其版图优化策略。传统流水级电路以及DAC电容失配将会导致ADC出现较差的DNL和INL。针对此问题,本文提出一种高线性度流水级电路。首先,在电路方面,提出一种基于共模电平Vcm的流水级电路,其DNL和INL,相比于传统流水级电路,减小了约1/2。另外,在版图方面,提出一种新型的单位电容版图以及一致性布线策略。新型的单位电容版图是在工艺厂商提供的金属-绝缘体-金属（Metal Insulator Metal,MIM）电容版图的基础上加了一个环。在布线时,电容的上极板通过在环的四个拐角处加入接触孔连接到电路中,下极板通过在环的四边加入接触孔连接到电路中。这种布线方法保证了每类电容之间的比例与其连线引入的寄生电容之间的比例完全相同,提高了电容阵列中各类电容的匹配度。（3）提出了一种单位桥电容Pipelined SAR ADC结构和随机码校准算法。对于两级Pipelined SAR ADC,若第二级采用传统SAR ADC,那么第一级余量放大器的负载电容与第二级SAR ADC的分辨率k2成指数关系,为2k2Cu,Cu为单位电容,这么大的负载电容导致余量放大器的功耗非常大。针对此问题,本文提出一种新型的两级Pipelined SAR ADC拓扑结构,其中第二级采用单位桥电容SAR ADC,将余量放大器的负载电容减少为2k22 Cu,由此,余量放大器的功耗减少为原来的1/2k2。另外,针对单位桥电容SAR ADC中寄生电容产生的周期性失码现象,本文提出一种随机码校准算法,将丢失码相邻两侧的数字码以1/2的概率分配给丢失码,从而补偿丢失的数字码,消除失码现象。本文的研究成果对研发传感器读出系统和Pipelined SAR ADC芯片具有重要的理论意义和工程实用价值。
二、Development of Physical Library for Short Channel CMOS / SOI Integrated Circuits（论文开题报告）
（1）论文研究背景及目的
此处内容要求：
首先简单简介论文所研究问题的基本概念和背景，再而简单明了地指出论文所要研究解决的具体问题，并提出你的论文准备的观点或解决方法。
写法范例：
本文主要提出一款精简64位RISC处理器存储管理单元结构并详细分析其设计过程。在该MMU结构中,TLB采用叁个分离的TLB,TLB采用基于内容查找的相联存储器并行查找,支持粗粒度为64KB和细粒度为4KB两种页面大小,采用多级分层页表结构映射地址空间,并详细论述了四级页表转换过程,TLB结构组织等。该MMU结构将作为该处理器存储系统实现的一个重要组成部分。
（2）本文研究方法
调查法：该方法是有目的、有系统的搜集有关研究对象的具体信息。
观察法：用自己的感官和辅助工具直接观察研究对象从而得到有关信息。
实验法：通过主支变革、控制研究对象来发现与确认事物间的因果关系。
文献研究法：通过调查文献来获得资料，从而全面的、正确的了解掌握研究方法。
实证研究法：依据现有的科学理论和实践的需要提出设计。
定性分析法：对研究对象进行“质”的方面的研究，这个方法需要计算的数据较少。
定量分析法：通过具体的数字，使人们对研究对象的认识进一步精确化。
跨学科研究法：运用多学科的理论、方法和成果从整体上对某一课题进行研究。
功能分析法：这是社会科学用来分析社会现象的一种方法，从某一功能出发研究多个方面的影响。
模拟法：通过创设一个与原型相似的模型来间接研究原型某种特性的一种形容方法。
三、Development of Physical Library for Short Channel CMOS / SOI Integrated Circuits（论文提纲范文）
（1）基于先进工艺的超大规模ASIC芯片评估设计方法研究（论文提纲范文）
| 摘要 |
| abstract |
| 第一章 绪论 |
| 1.1 研究工作的背景与意义 |
| 1.2 ASIC评估设计的国内外研究历史与现状 |
| 1.2.1 半导体工艺与EDA工具国内外研究历史与现状 |
| 1.2.2 ASIC评估设计方法的国内外研究历史与现状 |
| 1.3 本文的主要贡献与创新 |
| 1.4 本论文的结构安排 |
| 第二章 评估设计基础 |
| 2.1 FinFET工艺 |
| 2.1.1 Bulk FinFET和 SOI FinFET |
| 2.1.2 FinFET的多阈值器件 |
| 2.1.3 FinFET工艺的线延 |
| 2.2 静态时序分析 |
| 2.2.1 设计约束 |
| 2.2.2 建立时间和保持时间检查 |
| 2.2.3 时序路径 |
| 2.2.4 异步时序分析检查 |
| 2.3 功耗分析 |
| 2.3.1 数字集成电路功耗的来源 |
| 2.3.2 功耗的优化策略 |
| 2.4 信号完整性分析 |
| 2.4.1 电压降 |
| 2.4.2 电迁移 |
| 2.4.3 串扰 |
| 2.4.4 天线效应 |
| 2.5 本章小结 |
| 第三章 评估流程设计 |
| 3.1 ASIC设计流程简介 |
| 3.1.1 ASIC的基本设计流程 |
| 3.1.2 评估流程设计 |
| 3.2 逻辑综合 |
| 3.2.1 Design Compiler简介 |
| 3.2.2 逻辑综合流程 |
| 3.3 物理综合 |
| 3.3.1 设计初始化与布局 |
| 3.3.2 时钟树综合 |
| 3.3.3 绕线 |
| 3.3.4 面向可制造性设计 |
| 3.4 其他工具介绍 |
| 3.5 本章小结 |
| 第四章 A1芯片核心模块评估设计 |
| 4.1 A1芯片核心模块简介与评估说明 |
| 4.2 A1核心模块逻辑综合 |
| 4.2.1 整体规划与编译策略选取 |
| 4.2.2 约束设置 |
| 4.2.3 逻辑综合结果 |
| 4.3 A1核心模块物理综合 |
| 4.3.1 hin_core模块物理综合及优化 |
| 4.3.2 pp_ctrl模块物理综合及优化 |
| 4.3.3 子模块物理综合结果 |
| 4.3.4 子模块各项检查 |
| 4.4 A1核心模块顶层评估设计与各项检查 |
| 4.5 本章小结 |
| 第五章 A2芯片核心模块评估设计 |
| 5.1 A2核心模块简介与评估说明 |
| 5.2 A2逻辑综合 |
| 5.2.1 整体规划与编译策略选取 |
| 5.2.2 约束设置与逻辑综合结果 |
| 5.3 A2核心模块物理综合 |
| 5.3.1 SORT_BUFFER物理综合 |
| 5.3.2 ARBITER_ASFIFO物理综合 |
| 5.3.3 子模块物理综合结果 |
| 5.3.4 子模块物理检查 |
| 5.4 A2核心模块顶层评估设计 |
| 5.4.1 子模块端口路径内部延时分析 |
| 5.4.2 A2核心模块顶层绕线 |
| 5.4.3 顶层各项检查 |
| 5.5 评估结论 |
| 5.6 本章小结 |
| 第六章 评估验证 |
| 6.1 A3核心模块简介和评估说明 |
| 6.2 A3核心模块逻辑综合与物理设计 |
| 6.3 A3核心模块各项检查 |
| 6.4 评估验证 |
| 6.4.1 评估结果对比验证 |
| 6.4.2 评估时间对比验证 |
| 6.5 A1、A2评估设计方法与其他评估设计方法对比 |
| 6.5.1 A1评估设计方法与其他评估设计方法对比 |
| 6.5.2 A2评估设计方法与其他评估设计方法对比 |
| 6.6 本章小结 |
| 第七章 总结与展望 |
| 致谢 |
| 参考文献 |
（2）基于二维过渡金属二硫族化合物晶体管的数字电路设计（论文提纲范文）
| 摘要 |
| Abstract |
| 第一章 绪论 |
| 1.1 研究背景及现状 |
| 1.2 二维材料晶体管的电学模型 |
| 1.2.1 漂移扩散模型 |
| 1.2.2 准弹道传输模型 |
| 1.3 本文研究的主要内容和意义 |
| 参考文献 |
| 第二章 基于二维材料晶体管组合逻辑单元的输出特性研究 |
| 2.1 二维材料晶体管构成的CMOS反相器 |
| 2.1.1 CMOS反相器的结构与输出特性曲线 |
| 2.1.2 二维材料晶体管不同器件参数对反相器输出特性曲线的影响 |
| 2.2 二维材料晶体管构成的CMOS与非门和或非门 |
| 2.2.1 与非门和或非门的电路结构 |
| 2.2.2 基于二维材料晶体管与非门和或非门的输出特性研究 |
| 2.3 二维材料晶体管构成的CMOS异或门和同或门 |
| 2.3.1 异或门和同或门的电路结构 |
| 2.3.2 基于二维材料晶体管异或门和同或门的输出特性研究 |
| 2.4 本章总结 |
| 参考文献 |
| 第三章 基于二维材料晶体管组合逻辑单元的功耗研究 |
| 3.1 数字集成电路功耗的组成 |
| 3.1.1 静态功耗 |
| 3.1.2 动态功耗 |
| 3.2 数字集成电路低功耗技术 |
| 3.3 基于二维材料晶体管CMOS反相器的低功耗结构 |
| 3.3.1 自偏置功耗门控CMOS反相器电路 |
| 3.3.2 控制信号控制的功耗门控CMOS反相器电路 |
| 3.3.3 基于二维材料晶体管CMOS反相器的低功耗结构仿真结果 |
| 3.4 其他逻辑门电路的功耗门控电路结构与仿真结果 |
| 3.5 本章总结 |
| 参考文献 |
| 第四章 一位半加器与施密特触发器的设计 |
| 4.1 基于二维材料晶体管的一位半加器设计 |
| 4.1.1 一位半加器的电路结构设计 |
| 4.1.2 基于二维材料晶体管的一位半加器的仿真结果分析 |
| 4.2 基于二维材料晶体管的施密特触发器设计 |
| 4.2.1 施密特触发器的电路结构设计 |
| 4.2.2 基于二维材料晶体管的施密特触发器输出曲线研究 |
| 4.3 本章总结 |
| 参考文献 |
| 第五章 总结与展望 |
| 5.1 总结 |
| 5.2 展望 |
| 附录Ⅰ 攻读硕士学位期间科研成果及奖励 |
| 附录Ⅱ 致谢 |
| 附录Ⅲ 所用器件参数 |
（3）基于DC-VDC两级TDC的工艺可信检测技术研究与实现（论文提纲范文）
| 摘要 |
| ABSTRACT |
| 符号对照表 |
| 缩略语对照表 |
| 第一章 绪论 |
| 1.1 研究背景及意义 |
| 1.2 国内外研究现状 |
| 1.3 研究内容 |
| 1.4 论文结构 |
| 第二章 硬件木马及其检测方法概述 |
| 2.1 硬件木马简介 |
| 2.2 硬件木马分类 |
| 2.3 工艺木马衰退机理 |
| 2.3.1 NBTI效应 |
| 2.3.2 HCI效应 |
| 2.3.3 TDDB效应 |
| 2.3.4 EM效应 |
| 2.3.5 关键工艺参数分析 |
| 2.4 硬件木马检测技术 |
| 2.4.1 失效分析技术 |
| 2.4.2 逻辑检测技术 |
| 2.4.3 实时监测技术 |
| 2.4.4 侧信道分析技术 |
| 2.5 本章小结 |
| 第三章 工艺木马对门电路性能的影响分析 |
| 3.1 工艺木马特征 |
| 3.2 工艺偏差对门电路性能的影响 |
| 3.3 栅工艺非受控对门电路性能的影响 |
| 3.3.1 单一参数改变对门电路性能的影响 |
| 3.3.2 非理想效应改变对门电路性能的影响 |
| 3.4 离子注入非受控对门电路性能的影响 |
| 3.4.1 单一参数改变对门电路性能的影响 |
| 3.4.2 非理想效应改变对门电路性能的影响 |
| 3.5 老化效应对门电路性能的影响 |
| 3.6 本章小结 |
| 第四章 基于DC-VDC两级TDC的检测结构设计 |
| 4.1 TDC电路基础 |
| 4.2 DC-VDC两级TDC电路整体设计 |
| 4.3 关键模块设计及功能验证 |
| 4.3.1 信号采样电路 |
| 4.3.2 边沿比较器 |
| 4.3.3 余量时间提取电路 |
| 4.4 基于线性回归的校准方法 |
| 4.5 DC-VDC两级TDC性能分析 |
| 4.6 基于DC-VDC两级TDC的工艺木马检测方法 |
| 4.6.1 工艺敏感路径分析 |
| 4.6.2 工艺木马检测流程设计 |
| 4.7 本章小结 |
| 第五章 基于TDC的工艺木马检测方法的实现与验证 |
| 5.1 检测方法设计与实现 |
| 5.1.1 检测结构植入 |
| 5.1.2 后端设计及结果分析 |
| 5.2 检测方法仿真 |
| 5.2.1 检测结构多工艺角分析 |
| 5.2.2 工艺衰退仿真分析 |
| 5.3 流片实现与测试环境 |
| 5.3.1 芯片简介 |
| 5.3.2 测试环境 |
| 5.4 样片测试与结果分析 |
| 5.4.1 校准方法测试 |
| 5.4.2 检测结构功能测试 |
| 5.4.3 模拟工艺改动测试 |
| 5.5 本章小结 |
| 第六章 总结与展望 |
| 6.1 论文总结 |
| 6.2 工作展望 |
| 参考文献 |
| 致谢 |
| 作者简介 |
（4）DC～6GHz SOI CMOS单刀双掷射频开关设计（论文提纲范文）
| 摘要 |
| Abstract |
| 第一章 绪论 |
| 1.1 研究背景与意义 |
| 1.2 射频开关国内外研究现状 |
| 1.3 研究内容与设计指标 |
| 1.3.1 研究内容 |
| 1.3.2 设计指标 |
| 1.4 论文组织与结构安排 |
| 第二章 SOI射频开关基础原理 |
| 2.1 SOI工艺介绍 |
| 2.1.1 SOI技术基础 |
| 2.1.2 SOI的优势 |
| 2.1.3 部分耗尽SOI与完全耗尽 SOI |
| 2.1.4 浮体SOI器件和体端连接SOI 器件 |
| 2.1.5 浮体效应 |
| 2.2 串联结构和串-并联结构 |
| 2.2.1 串联结构 |
| 2.2.2 串-并联结构 |
| 2.3 对称拓扑结构和非对称拓扑结构 |
| 2.3.1 对称拓扑结构 |
| 2.3.2 非对称拓扑结构 |
| 2.4 S参数 |
| 2.5 射频开关主要性能指标 |
| 2.5.1 插入损耗 |
| 2.5.2 隔离度 |
| 2.5.3 R_(on)×C_(off)参数 |
| 2.5.4 功率处理能力 |
| 2.5.5 三阶截点 |
| 2.5.6 开关速度 |
| 2.6 本章小结 |
| 第三章 DC~6GHz单刀双掷射频开关设计 |
| 3.1 集成单刀双掷射频开关结构设计 |
| 3.2 单刀双掷射频开关驱动电路设计 |
| 3.2.1 振荡器设计 |
| 3.2.2 时钟缓冲电路设计 |
| 3.2.3 负压电荷泵设计 |
| 3.2.4 电平转换电路设计 |
| 3.3 单刀双掷射频开关核心电路设计 |
| 3.3.1 浮栅技术 |
| 3.3.2 偏置结构 |
| 3.3.3 晶体管堆叠技术 |
| 3.3.4 功率处理能力分析 |
| 3.3.5 非线性分析 |
| 3.3.6 BSIM4模型和PSP模型选择 |
| 3.3.7 奇对称漏极-源极金属布线FET |
| 3.3.8 单刀双掷射频开关核心电路结构 |
| 3.3.9 集成单刀双掷射频开关整体电路结构 |
| 3.4 单刀双掷射频开关驱动电路前仿真 |
| 3.4.1 包含时钟缓冲电路的振荡器前仿真 |
| 3.4.2 负压电荷泵前仿真 |
| 3.4.3 电平转换电路前仿真 |
| 3.5 集成单刀双掷射频开关整体电路前仿真 |
| 3.5.1 插入损耗与隔离度前仿真 |
| 3.5.2 P_(1dB)前仿真 |
| 3.5.3 开关切换时间前仿真 |
| 3.6 集成单刀双掷射频开关整体电路前仿真汇总 |
| 3.7 本章小结 |
| 第四章 单刀双掷射频开关版图设计及后仿真 |
| 4.1 射频开关版图设计 |
| 4.2 单刀双掷射频开关整体电路后仿真 |
| 4.2.1 插入损耗和隔离度后仿真 |
| 4.2.2 P_(1dB)后仿真 |
| 4.2.3 开关切换时间后仿真 |
| 4.3 单刀双掷射频开关前后仿真结果汇总 |
| 4.4 本章小结 |
| 第五章 单刀双掷射频开关测试方案 |
| 5.1 测试仪器设备 |
| 5.2 测试方案 |
| 5.2.1 线缆损耗测试 |
| 5.2.2 监测点测试 |
| 5.2.3 S参数测试 |
| 5.2.4 P_(1dB)测试 |
| 5.2.5 射频开关切换时间测试 |
| 5.3 本章小结 |
| 第六章 总结与展望 |
| 6.1 总结 |
| 6.2 展望 |
| 参考文献 |
| 致谢 |
| 附录A |
| 附录B |
| 攻读硕士学位期间发表的论文 |
（5）面向量子计算的极低温电子元器件研究（论文提纲范文）
| 摘要 |
| abstract |
| 第1章 绪论 |
| 1.1 晶体管尺寸和摩尔定律 |
| 1.2 量子计算机 |
| 1.2.1 量子比特 |
| 1.2.2 量子计算的5+2判据 |
| 1.2.3 量子计算摩尔定律 |
| 1.3 低温CMOS技术 |
| 1.4 研究内容 |
| 1.5 论文的组织结构 |
| 参考文献 |
| 第2章 量子计算低温测试技术 |
| 2.1 量子计算系统构成 |
| 2.1.1 量子比特 |
| 2.1.2 量子芯片的工作环境 |
| 2.1.3 量子芯片的测控电路 |
| 2.2 量子计算电子学读出和控制需求 |
| 2.2.1 超导约瑟夫森结量子比特读出 |
| 2.2.2 半导体量子比特操控与读出 |
| 2.3 量子计算低温CMOS技术 |
| 2.4 本章小结 |
| 参考文献 |
| 第3章 极低温环境搭建和电子学测量 |
| 3.1 低温平台及测量方式 |
| 3.1.1 液氦杜瓦测试平台 |
| 3.1.2 1.5K快速换样低温腔 |
| 3.1.3 ~3He制冷机 |
| 3.1.4 测量仪器 |
| 3.2 极低温下的无源器件 |
| 3.2.1 极低温下的电阻 |
| 3.2.2 极低温下的电容 |
| 3.3 极低温下的有源器件 |
| 3.3.1 极低温下的PN结 |
| 3.3.2 极低温下的HEMT |
| 3.3.3 极低温下的STTMRAM |
| 3.3.4 极低温下的LBJT |
| 3.4 本章小结 |
| 参考文献 |
| 第4章 极低温下的CMOS晶体管测试与建模 |
| 4.1 180 nm Bulk CMOS简介 |
| 4.2 不同温度晶体管测试 |
| 4.2.1 Ⅰ-Ⅴ曲线表征 |
| 4.2.2 阈值电压 |
| 4.2.3 MOS晶体管的跨导 |
| 4.2.4 MOS晶体管的开关比 |
| 4.3 CMOS器件的极低温建模 |
| 4.3.1 阈值电压 |
| 4.3.2 漂移速度 |
| 4.3.3 统一的源漏电流和电压表达式 |
| 4.3.4 模型参数提取 |
| 4.4 低温Kink效应与模型修正 |
| 4.5 本章小结 |
| 参考文献 |
| 第5章 极低温逻辑电路的设计 |
| 5.1 晶体管级数字逻辑电路的设计方法 |
| 5.2 工作在液氦温度下的CMOS反相器 |
| 5.2.1 反相器的工作原理 |
| 5.2.2 反相器的电路设计和仿真 |
| 5.2.3 反相器的常温仿真 |
| 5.2.4 反相器的低温仿真 |
| 5.2.5 反相器的开关特性 |
| 5.2.6 CMOS反相器版图设计与后端仿真 |
| 5.3 工作在液氦温度下的CMOS静态逻辑门 |
| 5.3.1 CMOS与非门和或非门 |
| 5.3.2 CMOS与非门和或非门的电路仿真 |
| 5.3.3 异或门 |
| 5.4 本章小结 |
| 参考文献 |
| 第6章 总结与展望 |
| 6.1 论文总结 |
| 6.2 未来工作展望 |
| 6.2.1 自底向上 |
| 6.2.2 自顶向下 |
| 6.2.3 极端环境的电子学 |
| 参考文献 |
| 附录A BSIM模型中的参数 |
| 致谢 |
| 在读期间发表的学术论文与取得的研究成果 |
（6）基于16nmFinFET的高性能计算芯片物理设计优化研究（论文提纲范文）
| 摘要 |
| abstract |
| 第一章 绪论 |
| 1.1 研究背景 |
| 1.1.1 HPC芯片的发展现状 |
| 1.1.2 HPC芯片物理设计的发展 |
| 1.1.3 HPC芯片设计挑战 |
| 1.2 国内外研究现状 |
| 1.3 论文的主要内容和结构 |
| 第二章 16nm FinFET工艺下的HPC芯片物理设计方法 |
| 2.1 HPC芯片设计目标及流程 |
| 2.1.1 HPC芯片设计目标 |
| 2.1.2 HPC芯片的物理设计方法 |
| 2.2 16 nmFinFET工艺下芯片物理设计的挑战 |
| 2.2.1 3D FinFET结构的设计挑战 |
| 2.2.2 16nm工艺节点的设计挑战 |
| 2.3 HPC芯片物理设计优化研究 |
| 2.3.1 HPC芯片布局方法 |
| 2.3.2 HPC芯片时钟树综合方法 |
| 2.4 本章小结 |
| 第三章 HPC芯片中模块布局的研究与优化 |
| 3.1 HPC芯片布局驱动因素的研究 |
| 3.2 触发器合并的研究与优化 |
| 3.2.1 触发器合并的原理 |
| 3.2.2 基于负时间裕量的触发器合并 |
| 3.2.3 触发器合并的实验结果分析 |
| 3.3 本章小结 |
| 第四章 HPC芯片的时钟树综合优化研究 |
| 4.1 HPC芯片的模块时钟树综合优化研究 |
| 4.1.1 HPC芯片高速接口模块DDR4 PHY |
| 4.1.2 模块的布图规划 |
| 4.1.3 模块的布局规划 |
| 4.2 模块的时钟树综合 |
| 4.2.1 时钟树质量评价参数 |
| 4.2.2 参考模式的时钟树综合方法 |
| 4.2.3 优化的多源时钟树综合方法 |
| 4.3 二级并行驱动缓冲器M2M8 的设计与仿真 |
| 4.3.1 二级并行驱动缓冲器方案的提出 |
| 4.3.2 二级并行驱动缓冲器M2M8 的设计 |
| 4.3.3 二级并行驱动缓冲器M2M8 的特性仿真 |
| 4.4 多源时钟树综合优化的实现及结果分析 |
| 4.4.1 基于二级并行驱动缓冲器M2M8 的多源时钟树综合的实现 |
| 4.4.2 基于二级并行驱动缓冲器M2M8 的多源时钟树综合的布线设计 |
| 4.4.3 优化实验结果分析与比较 |
| 4.5 本章小结 |
| 第五章 HPC芯片物理设计优化方法总结和验证 |
| 5.1 结合多位触发器和多源时钟树综合的优化方法 |
| 5.2 HPC芯片物理设计的优化实现 |
| 5.2.1 HPC芯片顶层的多源时钟树结构实现 |
| 5.2.2 HPC芯片模块的物理实现 |
| 5.3 HPC芯片的优化实验结果分析 |
| 5.4 本章小结 |
| 第六章 总结与展望 |
| 6.1 工作总结 |
| 6.2 研究展望 |
| 参考文献 |
| 致谢 |
| 攻读硕士学位期间已发表或录用的论文 |
（7）基于0.13微米CMOS工艺抗辐射加固单元库设计及验证（论文提纲范文）
| 摘要 |
| ABSTRACT |
| 缩略语对照表 |
| 第一章 绪论 |
| 1.1 需求背景 |
| 1.1.1 总体需求背景 |
| 1.1.2 卫星需求 |
| 1.1.3 战略武器需求 |
| 1.1.4 建设0.13μm抗辐射加固库的必要性 |
| 1.2 国外研究现状 |
| 1.3 国内研究现状 |
| 1.4 主要研究内容 |
| 1.5 结构安排 |
| 1.6 本章小结 |
| 第二章 抗辐射加固设计 |
| 2.1 防护总剂量效应设计 |
| 2.2 防护单粒子闩锁设计 |
| 2.3 防护单粒子翻转设计 |
| 2.4 防护单粒子瞬态设计 |
| 2.5 仿真验证 |
| 2.6 本章小结 |
| 第三章 0.13μm单元库的设计和验证 |
| 3.1 单元选择 |
| 3.2 抗辐射设计手段和指标 |
| 3.3 单元基本参数选择 |
| 3.3.1 单元电路原理 |
| 3.3.2 版图模板 |
| 3.4 单元库绘制和参数提取 |
| 3.4.1 单元版图绘制 |
| 3.4.2 LIB库 |
| 3.4.3 ASIC后端数据库编制 |
| 3.5 测试芯片设计和流片验证 |
| 3.5.1 验证电路设计 |
| 3.5.2 验证结果 |
| 3.6 本章小结 |
| 第四章 单元库的实现 |
| 4.1 EDA视图准备 |
| 4.2 单元后仿真网表 |
| 4.3 单元参数化 |
| 4.4 物理库 |
| 4.5 本章小结 |
| 第五章 结论和展望 |
| 5.1 研究结论 |
| 5.2 研究展望 |
| 5.3 本章小结 |
| 参考文献 |
| 致谢 |
| 作者简介 |
（8）纳米CMOS集成电路质子辐射效应研究（论文提纲范文）
| 缩略语 |
| 摘要 |
| Abstract |
| 第一章 绪论 |
| 1.1 空间辐射环境与质子辐射 |
| 1.1.1 非俘获带粒子 |
| 1.1.2 俘获带粒子 |
| 1.1.3 高注量质子的高穿透力 |
| 1.2 持续缩减的半导体制造工艺对辐射物理的影响 |
| 1.3 CMOS集成电路质子辐射效应的研究现状及不足 |
| 1.3.1 质子瞬态辐射效应 |
| 1.3.2 质子累积辐射效应 |
| 1.3.3 累积辐射效应对瞬态辐射效应的影响 |
| 1.3.4 相关研究存在的不足 |
| 1.4 本文的主要研究内容 |
| 1.5 本文的组织结构 |
| 第二章 质子反冲核在半导体材料中的非完全电离 |
| 2.1 引言 |
| 2.2 反冲核的非完全电离 |
| 2.2.1 反冲核的物理特性 |
| 2.2.2 电离效率的计算与模拟 |
| 2.2.3 电离电荷的计算 |
| 2.3 评估SOI BOX层厚度对反冲核电荷沉积的影响 |
| 2.3.1 Geant4物理模型 |
| 2.3.2 模拟结果及分析 |
| 2.4 评估四种半导体材料的单粒子敏感性 |
| 2.4.1 直接电离计算 |
| 2.4.2 间接电离模拟 |
| 2.4.3 计算模拟结果及分析 |
| 2.5 本章小结 |
| 第三章 低能质子引发的单粒子瞬态 |
| 3.1 引言 |
| 3.2 理论分析 |
| 3.3 Geant4模拟分析 |
| 3.3.1 纳米CMOS集成电路的基本物理结构 |
| 3.3.2 Geant4物理模型 |
| 3.3.3 模拟结果及分析 |
| 3.4 低能质子辐照试验 |
| 3.4.1 测试芯片及测试系统 |
| 3.4.2 辐照试验 |
| 3.4.3 试验结果分析 |
| 3.5 本章小结 |
| 第四章 低能质子引发的单粒子翻转 |
| 4.1 引言 |
| 4.2 低能质子辐照试验 |
| 4.2.1 SRAM测试芯片及测试系统 |
| 4.2.2 辐照试验 |
| 4.2.3 试验结果分析 |
| 4.3 Geant4模拟分析 |
| 4.3.1 6TSRAM存储单元模型 |
| 4.3.2 模拟结果及分析 |
| 4.4 本章小结 |
| 第五章 质子累积辐射对重离子单粒子瞬态的影响 |
| 5.1 引言 |
| 5.2 质子辐射影响SET的相关机理 |
| 5.3 交替式重离子/质子/重离子辐照试验 |
| 5.3.1 SET测试芯片 |
| 5.3.2 辐照试验 |
| 5.3.3 试验结果分析 |
| 5.4 质子辐射对软错误率的影响 |
| 5.5 本章小结 |
| 第六章 质子累积辐射对无源器件的影响 |
| 6.1 引言 |
| 6.2 无源器件质子辐照试验 |
| 6.2.1 测试芯片 |
| 6.2.2 辐照试验 |
| 6.2.3 试验结果分析 |
| 6.3 本章小结 |
| 第七章 总结与展望 |
| 7.1 本文的主要工作 |
| 7.2 工作展望 |
| 致谢 |
| 参考文献 |
| 作者在学期间取得的学术成果 |
| 附录A 反冲核电荷沉积时间计算 |
| 附录B TRIM蒙特卡洛模拟法得到的Si中电离效率数据 |
| 附录C 单粒子效应截面95%置信区间的计算方法(Poisson分布) |
（9）深亚微米和纳米级集成电路的辐照效应及抗辐照加固技术（论文提纲范文）
| 摘要 |
| ABSTRACT |
| 符号对照表 |
| 缩略语对照表 |
| 第一章 绪论 |
| 1.1 课题研究背景 |
| 1.1.1 辐射环境 |
| 1.1.2 抗辐照大规模集成电路的应用需求 |
| 1.2 国内外研究现状 |
| 1.3 本文主要研究内容 |
| 1.4 本文组织结构 |
| 第二章 电离辐射总剂量效应及加固技术 |
| 2.1 CMOS器件的总剂量效应概述 |
| 2.1.1 电荷生成 |
| 2.1.2 氧化层陷阱电荷俘获 |
| 2.1.3 界面陷阱电荷俘获 |
| 2.1.4 器件特性改变 |
| 2.1.5 边缘漏电效应 |
| 2.1.6 NMOSFET漏电流的影响因素 |
| 2.2 0.18 μm NMOSFET总剂量辐照实验 |
| 2.2.1 core晶体管的总剂量响应 |
| 2.2.2 I/O晶体管的总剂量响应 |
| 2.2.3 总剂量效应对晶体管特性参数的影响 |
| 2.3 0.18 μm NMOSFET抗总剂量加固技术 |
| 2.3.1 无边缘晶体管 |
| 2.3.2 无边缘晶体管SPICE建模 |
| 2.4 纳米器件的总剂量效应 |
| 2.4.1 65 nm体硅CMOS器件的总剂量效应 |
| 2.4.2 工艺缩减对纳米器件总剂量效应的影响 |
| 2.5 本章小结 |
| 第三章 单粒子效应的机理 |
| 3.1 单粒子效应概述 |
| 3.2 单粒子瞬态的产生和传播 |
| 3.2.1 数字电路中的SET效应 |
| 3.2.2 SET脉冲在组合逻辑电路中的传播 |
| 3.3 单粒子翻转的形成机制 |
| 3.3.1 SEU的物理机制 |
| 3.3.2 SEU模拟仿真 |
| 3.4 单粒子效应的若干影响因素 |
| 3.4.1 工艺缩减 |
| 3.4.2 工作频率提升 |
| 3.4.3 离子能量 |
| 3.4.4 离子入射位置 |
| 3.4.5 阱接触 |
| 3.4.6 离子入射角度和阱结构 |
| 3.5 本章小结 |
| 第四章 单粒子效应的加固技术 |
| 4.1 单粒子效应加固技术回顾 |
| 4.1.1 工艺加固 |
| 4.1.2 设计加固 |
| 4.2 一种抗单粒子翻转的新型SRAM单元电路设计 |
| 4.3 抗辐射加固标准数字单元库设计 |
| 4.3.1 抗辐照加固标准数字单元设计 |
| 4.3.2 抗辐照加固标准数字单元库开发 |
| 4.3.3 抗辐照加固标准数字单元库的特征化 |
| 4.3.4 抗辐照加固标准数字单元测试芯片设计 |
| 4.4 本章小结 |
| 第五章 电路级抗辐照加固设计 |
| 5.1 0.18 μm抗辐照CMOS电路设计 |
| 5.1.1 抗总剂量加固基准偏置电路设计 |
| 5.1.2 芯片测试结果分析 |
| 5.1.3 评价电路总剂量效应的正向体偏置法 |
| 5.2 65 nm抗辐照CMOS电路设计 |
| 5.2.1 电路核心模块设计方案 |
| 5.2.2 芯片抗辐照加固设计 |
| 5.3 本章小结 |
| 第六章 总结与展望 |
| 6.1 本文主要贡献 |
| 6.2 未来工作展望 |
| 参考文献 |
| 致谢 |
| 作者简介 |
（10）面向空间应用的流水式逐次逼近模数转换器设计（论文提纲范文）
| 摘要 |
| Abstract |
| 1 绪论 |
| 1.1 论文研究背景 |
| 1.1.1 前端微电子系统及ADC设计指标 |
| 1.1.2 混合信号微控制器片上系统及ADC设计指标 |
| 1.1.3 ADC拓扑结构的选择 |
| 1.2 Pipelined SAR ADC国内外研究现状 |
| 1.3 本文研究工作和主要创新点 |
| 1.3.1 选题意义 |
| 1.3.2 完成的主要工作 |
| 1.3.3 主要创新点概要 |
| 1.4 论文结构 |
| 2 Pipelined SAR ADC概述 |
| 2.1 ADC的工作原理 |
| 2.2 ADC的性能参数 |
| 2.2.1 静态参数 |
| 2.2.2 动态参数 |
| 2.2.3 优值(FOM) |
| 2.3 Pipelined ADC概述 |
| 2.3.1 Pipelined ADC的基本结构和工作原理 |
| 2.3.2 Pipelined ADC的数字校正技术 |
| 2.3.3 单级流水级电路的原理图 |
| 2.4 SAR ADC概述 |
| 2.4.1 SAR ADC的基本结构和工作原理 |
| 2.4.2 SAR ADC的原理图 |
| 2.5 Pipelined SAR ADC概述 |
| 2.5.1 Pipelined SAR ADC的基本结构和工作原理 |
| 2.5.2 单级流水级电路的原理图 |
| 2.6 本章小结 |
| 3 Pipelined SAR ADC数字校正和校准技术 |
| 3.1 应用背景和系统结构 |
| 3.1.1 应用背景 |
| 3.1.2 系统结构 |
| 3.2 Pipelined SAR ADC数字校正技术 |
| 3.2.1 Pipelined SAR ADC数字校正技术及存在的问题 |
| 3.2.2 双极性Pipelined SAR ADC数字校正技术的提出 |
| 3.3 余量放大器失调电压消除技术 |
| 3.3.1 余量放大器的失调电压对MDAC电路产生的影响 |
| 3.3.2 余量放大器失调电压消除技术的提出 |
| 3.4 基于权重的Pipelined SAR ADC数字校准技术 |
| 3.4.1 基于权重的单级1 bit Pipelined ADC数字校准技术 |
| 3.4.2 基于权重的Pipelined SAR ADC数字校准技术 |
| 3.5 ADC测试与性能评估方法 |
| 3.5.1 PCB测试版设计 |
| 3.5.2 测试结果及分析 |
| 3.6 本章小结 |
| 4 高线性度Pipelined SAR ADC的研究与设计 |
| 4.1 应用背景和系统结构 |
| 4.1.1 应用背景 |
| 4.1.2 系统结构 |
| 4.2 高线性度流水级电路 |
| 4.2.1 传统流水级电路的功耗和线性度分析 |
| 4.2.2 基于共模电平Vcm的流水级电路的提出 |
| 4.3 二进制权重DAC电容阵列版图布局布线的优化设计方法 |
| 4.3.1 新型单位电容版图结构的提出 |
| 4.3.2 二进制权重DAC电容阵列的布局布线 |
| 4.4 Pipelined SAR ADC关键模块的设计 |
| 4.4.1 高性能余量放大器的设计 |
| 4.4.2 比较器的设计 |
| 4.5 ADC测试与性能评估方法 |
| 4.5.1 芯片照片及测试平台搭建 |
| 4.5.2 测试结果及分析 |
| 4.6 本章小结 |
| 5 低功耗Pipelined SAR ADC的研究与设计 |
| 5.1 应用背景及系统结构 |
| 5.1.1 应用背景 |
| 5.1.2 系统结构 |
| 5.2 第二级8 bit SAR ADC结构的优化 |
| 5.3 随机码校准技术 |
| 5.3.1 单位桥电容SAR ADC周期性毛刺问题 |
| 5.3.2 随机码校准算法的提出 |
| 5.4 外围电路的研究与设计 |
| 5.4.1 单端转差分电路的设计 |
| 5.4.2 基准电压源的设计 |
| 5.5 Pipelined SAR ADC抗辐射加固设计 |
| 5.5.1 数字集成电路抗辐射加固设计 |
| 5.5.2 模拟集成电路抗辐射加固设计 |
| 5.6 ADC测试与性能评估方法 |
| 5.6.1 芯片照片及PCB测试版设计 |
| 5.6.2 校准前测试结果及分析 |
| 5.6.3 校准后测试结果及分析 |
| 5.6.4 ADC,DAC,CPU和时钟模块的联合测试 |
| 5.7 本章小结 |
| 6 总结与展望 |
| 6.1 工作总结 |
| 6.1.1 完成的工作及创新点概述 |
| 6.1.2 性能比较 |
| 6.2 未来展望 |
| 参考文献 |
| 致谢 |
| 攻读博士学位期间发表的学术论文和参加科研情况 |
四、Development of Physical Library for Short Channel CMOS / SOI Integrated Circuits（论文参考文献）
- [1]基于先进工艺的超大规模ASIC芯片评估设计方法研究[D]. 李振贤. 电子科技大学, 2020(01)
- [2]基于二维过渡金属二硫族化合物晶体管的数字电路设计[D]. 毛菲菲. 华东师范大学, 2020
- [3]基于DC-VDC两级TDC的工艺可信检测技术研究与实现[D]. 孟坤. 西安电子科技大学, 2020(05)
- [4]DC～6GHz SOI CMOS单刀双掷射频开关设计[D]. 史景. 东南大学, 2020(01)
- [5]面向量子计算的极低温电子元器件研究[D]. 李臻. 中国科学技术大学, 2019(08)
- [6]基于16nmFinFET的高性能计算芯片物理设计优化研究[D]. 任小敏. 上海交通大学, 2019(06)
- [7]基于0.13微米CMOS工艺抗辐射加固单元库设计及验证[D]. 李响. 西安电子科技大学, 2018(08)
- [8]纳米CMOS集成电路质子辐射效应研究[D]. 吴振宇. 国防科技大学, 2018(01)
- [9]深亚微米和纳米级集成电路的辐照效应及抗辐照加固技术[D]. 李铁虎. 西安电子科技大学, 2018(07)
- [10]面向空间应用的流水式逐次逼近模数转换器设计[D]. 薛菲菲. 西北工业大学, 2018