一、可编程专用集成电路（ASIC）的发展（论文文献综述）
郑重阳[1]（2020）在《空管二次雷达专用ASIC芯片设计》文中研究表明当今在全球范围内,空中交通运行日益繁忙,为真正在空中飞行器监视管理上取得技术突破,把新兴的基于S模式的ADS-B技术应用在空管系统中成为了当下空管领域迫切的要求。ADS-B是一种先进的自动相关监视技术,通过广播的形式工作,具有精度高、成本低、安全性好、效率高等特点,已为多国民航组织所采用。因此对基于ADS-B的空管雷达系统的研究对我国空管技术的进步和民航事业的发展,以及打破当前我国对国外雷达专用芯片的进口依赖具有重要的意义。本论文针对二次雷达系统中的地面应答接收机部分,完成了应用于此场景下的空管二次雷达专用ASIC芯片的设计。重点介绍了对此ASIC芯片中ADS-B信号处理通道的功能在FPGA平台上完成各种功能算法的原型验证,并在原型验证通过后进行了基于标准单元的半定制ASIC设计的全过程。将ADS-B接收机的信号收发功能通过专用集成电路芯片来实现,相比通用的集成电路它在包括功耗、体积、可靠性、安全等级、性能等方面都有显着的优势,而且一旦实现量产还会有更低的成本。本课题针对主要研究目标,分别完成了以下几个方面的工作:1.根据空中交通管制在国内外的发展历史和现状,探讨当下先进的二次雷达的工作体制和空管监视的技术手段,分析当前空管专用的二次雷达ASIC芯片的具体应用场景和研究的可行性与必要性。2.ASIC芯片的FPGA功能原型验证工作。将拟开发的ASIC中的ADS-B信号处理通道作为研究的重点,选用ZYNQ-7000系列XC7Z010-1CLG400C型号的ZYNQ开发板,结合以AD7606芯片为核心的数据采集卡,分别完成了A/D采样,包括数字混频、低通滤波、NCO本振信号产生等功能的数字解调系统设计,UART转SPI完成基于串并转换算法的参数配置,利用CRC和暴力纠错相结合算法完成数据检错纠错等ADS-B接收机主要功能的算法实现。3.专用集成电路芯片的设计。在企业级Linux（红帽）的环境下,主要使用Synopsys提供的设计套件,依次完成以RTL设计和综合为主的前端设计、各个层次级别的仿真验证和时序分析、布局布线等版图生成和后仿真的后端设计,生成GDS版图后,采用0.13μm工艺和QFP封装技术得到经生产测试后的ASIC芯片。
林平[2]（2003）在《变频控制系统集成模块及其控制芯片技术的研究》文中提出大力开发电力电子系统集成技术实现系统的高功率密度、高效率、高可靠性、低成本、低污染的性能是新世纪电力电子技术发展的趋势。电力电子系统集成技术的关键就是要发展标准化的电力电子功率模块，利用这种标准化功率模块可以构成灵巧的、智能化的系统配置。电机调速在电力电子应用领域占有十分重要的地位，这促使我们关注电机调速控制系统集成模块的研究，特别是在中、小功率应用领域。功率模块中控制电路的单芯片化实现可以极大地促成系统的集成化并降低各种电磁干扰。研制基于可编程逻辑器件的ASIC芯片以及功能可复用的IP核是具有实际意义的探索性工作。 在介绍了一种标准化的功率模块并提出基于这种模块的分布式数字控制系统概念后，介绍了模块内各控制芯片实现的功能。 分别采用变频调速专用集成芯片SA866AE、专用微控制器8X196MC和DSP TMS320F240作为控制芯片，研制了异步电机变频调速系统，比较了各电机调速控制芯片的功能特点，指出了调速控制芯片的发展趋势。 可编程逻辑器件PLD成为专用集成电路ASIC芯片设计的一个有效的方法。本文基于CPLD芯片研制了变频调速控制系统SPWM和SVM两种调速控制ASIC芯片，并分别构成了电机控制系统，实验结果表明了控制芯片良好的工作性能。 随着在集成电路芯片设计中可重复使用IP核的范围日趋广泛与复杂，在保持各种IP核的通用性的同时，也越来越要求IP核的专用性。具有知识产权的IP核库的建设已成为芯片设计发展的一个重要目标。本文研制了10bit和12bit两种精度的基于模型参考自适应的速度估算IP核，并进行功能和时序验证，比较了它们所占用的芯片资源的大小，MAX+PLUSⅡ的仿真确定了实际的电路硬件结构。这种速度估算IP核作为一种通用的片内外设形式（以硬件形式完成软件功能），和裸MCU（或DSP）核制成电机控制专用芯片，可应用于各种无速度传感器的电机控制场合。同时考虑到功率模块间或嵌入控制芯片间的接口通讯，研制了数模转换芯片与外部设备、I2C器件与外部设备的接口IP核的研制。
童世华,付蔚[3]（2007）在《谈ASIC、FPGA/CPLD的区别与发展》文中研究指明专用集成电路、复杂可编程逻辑器件,现场可编程逻辑门阵列在电子设计领域得到了极大的应用。专用集成电路用于应特定用户要求和特定电子系统的需要而设计、制造的集成电路。现场可编程逻辑门阵列和复杂可编程逻辑器件都是可编程专用集成电路器件。复杂可编程逻辑器件适合逻辑密集型应用,如状态机和地址解码器逻辑等。而现场可编程逻辑门阵列适用于寄存器密集型设计。
蒲天磊[4]（2020）在《气体探测器前端读出ASIC芯片设计及关键技术研究》文中进行了进一步梳理加速器的放射性束流线上开展远离稳定线核素的研究工作,特别是研制新型气体探测器测量高流强的束流径迹,用于开展高流强束流诊断和新粒子鉴别的研究工作。时间投影室（TPC）是一种广泛使用的气体探测器,它具有高精度的三维径迹探测能力,并能给出粒子的动量以及能损信息,因此近年来在实验物理领域获得了广泛应用。基于GEM（Gas Electron Multiplier,气体电子倍增器）的GEM-TPC相对于传统的多丝结构,在计数率、正离子反馈、位置分辨方面具有较强的优势。为了能尽可能大的覆盖实验产物的相空间,大面积GEM-TPC探测器成为实验上的首选,因此对读出电子学系统提出高速、高集成度、低功耗的要求。更高的要求必然带来新技术及新方法上的重大挑战,国际上很多实验室都开发了用于探测器读出的专用集成电路ASIC（Application Specific Integrated Circuit,专用集成电路）芯片,并建立了与之相配的读出电子学系统。ASIC芯片的利用,极大简化了前端电子学的设计,减少了功耗开销和硬件支出,因此前端读出ASIC芯片的设计与研制成为我们亟待解决的关键核心技术。本论文针对气体探测器的工作原理、信号特征及读出需求,开展了多通道、低噪声、高计数率、大动态范围的前端读出ASIC芯片的研究工作,并基于CMOS180nm工艺研制了多款前端读出ASIC芯片,包括已流片成功的八通道前放芯片、四通道主放芯片、四通道具有主动吸收探测器漏电流（200 n A）功能的前放芯片、和正在foundry流片制造的16通道前放主放芯片。研制成功的几款芯片已完成实验室测试,结果表明上述几款芯片具有良好的积分非线性和幅度分辨;1 p C的动态范围;50 ns、100 ns及1μs三档可调的成形时间;20k/s的计数率。我们利用基于上述前放和主放芯片及数字多道（MCA8000D）组成的两套电子学系统,与TPC探测器,及55Fe源进行联合测试,相对能量分辨分别好于23%和28.2%;相同测试条件下,利用Ortec商用插件搭建的电子学系统的能量分辨测试结果为24.8%。结果表明我们研制的ASIC芯片可以满足气体探测器能量测量的需求,为下一步研制工程可用的前端读出ASIC芯片打下了坚实的基础。
谢万德[5]（2002）在《基于DSP的多轴运动控制器的研究》文中指出传统的数控系统体系结构是一种封闭式的结构，这种结构既不能适应制造业市场的变化与竞争，也不能满足现代制造业向信息化和敏捷制造模式发展的需要。因此，数控系统体系结构走向开放化已成为必然趋势。运动控制器是数控系统中极为重要的组成部分，开放式数控系统将导致新一代运动控制器的出现。本文在开放式数控系统的基础上，主要对运动控制器进行了研究，并针对基于DSP的步进电机运动控制器进行了设计。 第一章绪论，对数控系统的发展、现状及开放式数控系统体系结构进行分析，并讨论运动控制器在数控系统中的地位及运动控制器的研究现状。 第二章对运动控制器的原理和结构做了分析。研讨了步进电机运动控制器和伺服电机运动控制器的原理及其控制系统的构成，并分析了数控机床的伺服控制系统。 第三章分析了运动控制器的关键技术，着重分析了总线技术、微电子技术和控制理论与伺服控制算法及其在运动控制器中的应用。 第四章集中对DSP的结构特点及DSP在运动控制中的运用进行了研讨，分析了DSP作为运动控制器核心处理器的必要性和优越性。 第五章结合计算机数控雕刻机的研制，针对基于DSP的三轴步进电机运动控制器进行了设计，并详细讨论了其实现方法。 第六章对计算机数控雕刻机系统进行了分析，着重介绍了基于DSP的运动控制器在数控雕刻机中的应用，并进行了运动控制程序的实现。 最后，作者对本文的研究内容进行了总结，并对运动控制器的发展作了展望。
李列文[6]（2014）在《FPGA低功耗设计相关技术研究》文中提出摘要：现场可编程门阵列（Field Programmable Gate Array,FPGA）作为一种可编程逻辑器件,在短短二十多年里已从电子设计的外围器件逐渐演变为数字系统的核心,被广泛地应用在原型验证、计算机硬件、工业控制、通信、汽车电子、航空航天等各个领域。随着集成电路制造技术的不断提高,FPGA器件的速度、规模和复杂程度不断增加,FPGA的设计面临着一系列新的难题,功耗问题就是其中之一。本文围绕FPGA的功耗设计问题展开研究,提出了一系列实用有效的低功耗设计技术和方法,主要研究内容涉及FPGA器件低功耗设计和FPGA应用逻辑低功耗设计两个方面,论文主要研究工作及创新性成果如下：（1）在深入分析静态随机存取存储器（Static Random Access Memory, SRAM）单元泄漏电流来源的基础上,提出一种适合于FPGA的低功耗SRAM单元设计方法。该方法基于FPGA中SRAM单元在配置后存储值多数为“0”这一特点,综合应用双阈值电压技术和双栅氧化层厚度技术降低SRAM单元存储值为“0”时的泄漏功耗。其优点是在不增加SRAM单元面积和整体延时的情况下,能改善静态噪声容限、降低静态功耗。（2）针对当前FPGA中多路选择器设计存在大量闲置晶体管这一现象,提出一种适合于FPGA的低功耗多路选择器设计方法。该方法采用反向体偏置技术对多路选择器中闲置晶体管的泄漏电流进行优化,在不影响电路性能的条件下降低多路选择器的泄漏功耗。（3）在分析FPGA不同状态下功耗来源的基础上,结合双电压技术和电源门控技术各自的优点,提出一种低功耗FPGA结构设计方法。仿真结果表明,采用该结构设计FPGA器件能有效的降低FPGA的动态功耗和静态功耗,尤其适合应用于移动、便携式设备。（4）在FPGA应用设计方面,针对传统寄存器堆设计方法占用较多布线资源和功耗高等缺点,提出一种基于块RAM的低功耗寄存器堆设计方法。仿真结果表明,与传统设计方法相比,该方法具有降低功耗、节约布线资源和易实现等优点。（5）针对FPGA在航空航天等应用领域面临的可靠性和功耗问题,提出一种低功耗并具有容错能力有限状态机设计方法。该方法将状态机映射到FPGA内置块RAM,同时采用两块RAM构成双模冗余结构,通过比较两块RAM输出数据的一致性确定RAM中数据出错的情况,并结合奇偶校验进行检错与纠错。与传统的三模冗余设计方法相比,采用该方法设计的有限状态机具有更低的功耗和更高的可靠性,并能对一位错误实现在线纠错。
于宗光[7]（1999）在《ASIC的技术发展与接口》文中提出本文首先介绍了专用集成电路（ASIC）的各种定义，接着综述了ASIC和FPGA的技术发展，分析了ASIC和FPGA的异同。在分析ASIC设计流程的基础上，给出了ASIC的各种接口。
杜文志,谭维炽[8]（2002）在《中国航天专用集成电路实现途径研究》文中研究说明分析比较了现有的专用集成电路 （ASIC）实现途径及其特点 ;详细阐述了中国航天ASIC的需求特点 ;分析中国国内通过不同途径实现航天ASIC的可行性 ,提出了适合于中国航天的ASIC实现途径和ASIC发展策略。就中国开发航天ASIC面临的几个主要问题 ,提出了自己的观点
赵博雅[9]（2018）在《基于卷积神经网络的硬件加速器设计及实现研究》文中认为神经网络在机器学习和认知科学领域是一种模仿生物神经网络的结构和功能的数学或计算模型,用于对函数进行估计或近似。至今已有若干种深度神经网络,如卷积神经网络（CNN）、循环神经网络（RNN）,应用在计算机视觉、自然语言处理、语音识别与生物信息学等领域并获取了很好的效果,特别是卷积神经网络可以在目标识别、检测和场景理解等任务上达到前所未有的精度。从2012年提出的AlexNet（8层网络）到2015年提出的ResNet（多达152层网络）,神经网络的计算复杂度不断提升,远高于传统方法,对计算硬件带来更高要求。针对当前终端应用场景下神经网络硬件计算存在的计算量大、带宽要求高、能耗高等问题,为了进一步提高深度神经网络的能效,提高吞吐量、降低功耗,本文从算法和结构上对基于卷积神经网络的硬件加速器ASIC（专用集成电路）设计及实现进行了深入的分析和研究。在提高性能的基础上,通过优化电路结构,控制电路的面积和功耗,达到提高总体的能效等指标。本文的具体研究内容分为以下几个方面:（1）首先从神经网络的基本单元——神经元入手,以PCNN（脉冲耦合神经网络）作为数字化实现神经网络的案例,研究基于PCNN模型的神经单元硬件建模,探索神经网络的构成和机制。针对图像处理嵌入式系统高性能和低功耗的需求,提出了一种基于两级PCNN算法的图像分割应用的VLSI（超大规模集成电路）实现。该算法中第一阶段是基于简化的PCNN模型以获得区域的种子,第二阶段种子扩张具有相似灰度级别的像素点,实现区域的生长。在这个过程中,PCNN的参数可以自适应调整,以克服参数设置的限制。在硬件实现中,两级网络以流水线的形式进行划分,运用了乒乓存储技术,用寄存器阵列以缓冲实时图像数据的传输。实验结果表明,处理速率可以达到每秒4.0×108次神经元迭代的高吞吐量,比其他文献提升了11%。（2）接下来以CNN算法作为切入点,研究基于AlexNet卷积神经网络的硬件加速器ASIC设计。根据AlexNet的运算特点,设计了3×3卷积运算单元、片上缓冲存储结构,优化的并行处理数据流,以及整体的粗粒度空间体系架构,通过减少从片外DRAM中访问数据,从而降低功耗,提高总体能效。这一架构的16个3×3卷积运算单元（PE）通过利用本地数据重用,实现了500 MHz下峰值性能144 GOPS。对AlexNet的卷积层处理达到99.2帧/秒,在500 MHz、1.0 V下工作时功耗为264 mW。与同类文献相比,本文工作实现了3倍的能量效率和3.5倍的面积效率。（3）在前面两部分的基础上,针对VGG、GoogLeNet、ResNet等其他主流的CNN神经网络模型的共性加以归纳,设计更为通用、应用范围更广的硬件加速处理器ASIC电路。提出了一个具有24个3×3卷积运算单元阵列的高性能粗粒度空间架构,通过数据寄存器组的数据流设计实现数值有规律的移动,传递到PE中进行计算。针对不同运算或不同大小卷积的情况,由指令发射单元控制各模块协同工作,增强了灵活性和可配置性。此架构的主要优点是每个PE的内部优化了面积,PE的数量便于在进行3×3、5×5、7×7卷积时提高计算效率,以及片上临时存储单元和数据流的设计减少了缓冲区中数据存储的冗余。在650 MHz、1.0 V的条件下,达到峰值性能281 GOPS,功耗为859 mW。在以下CNN卷积层的吞吐量为:AlexNet上179 fps,GoogLeNet上76.6 fps,ResNet-34上36.7 fps。与同类文献的AlexNet性能相比,本文提出的架构实现了1.7倍的能效,1.7倍至4.5倍的面积效率以及16.4%至23.7%的计算效率提升。本文的研究及粗粒度运算单元的硬件结构对于提高卷积神经网络加速器的吞吐量和计算效率具有重要的指导意义。设计完成的几种神经网络加速器硬件电路可以针对不同的应用场景,达到实时处理的性能,具有重要的应用价值和广阔的应用前景。
胡湘宏[10]（2020）在《基于FPGA的卷积神经网络及椭圆曲线算法的硬件加速研究》文中研究表明随着摩尔定律的逐渐失效,软件加速方案对性能的提升遇到了瓶颈。特别是对于具有计算密集型和数据密集型特点的新兴应用,用中央处理器（CPU）实现的软件方案已经无法满足新兴应用的需求。而硬件加速技术可以解决新兴应用的需求,因为硬件加速方案可以提供足够的计算资源,并且对控制流的支持较少。本文的研究重心是硬件加速,而椭圆曲线密码（ECC）算法和卷积神经网络（CNN）都有计算量大和复杂度高的特点,特别适合作为硬件加速的研究对象。并且椭圆曲线算法的模运算和点运算的操作数数据长度大,通常为256-bit,属于高数据长度的计算任务,具有计算密集型的特点;卷积神经网络的卷积计算是由大量重复的乘法和加法组成,属于重复运算量大的计算任务,具有数据密集型的特点。椭圆曲线算法和卷积神经网络作为两种不同类型的计算任务,是作为硬件加速研究对象的最佳选择。在信息安全和深度学习两大新兴应用中,椭圆曲线密码算法ECC和卷积神经网络CNN作为运用较多、较热门的密码算法和网络类型,研究他们的硬件加速技术具有重要的研究意义和应用价值。本文针对椭圆曲线算法和卷积神经网络的硬件加速方案的几个关键问题进行研究。本文的主要研究工作和创新点如下。（1）以低功耗为设计目标,分析归纳现有研究中的椭圆曲线算法硬件架构的优缺点,并以此为基础提出了基于加法器的低功耗架构。减少硬件资源的消耗可以降低功耗,在低功耗架构中,减少加法器的使用可以降低功耗。首先,在保证性能不变的前提下,优化交错模乘算法使得加法器从三个减少到两个,优化二进制模逆算法使得加法器从四个减少到两个。然后,通过硬件复用技术使得模运算仅使用两个加法器,模运算包括模加、模减、模乘、模逆。最后,为了充分利用加法器,使用流水线技术优化点加运算和倍点运算算法,优化其中的模运算算子调度顺序,提高点乘运算的效率。为了使得本文提出的低功耗架构具备更高的安全性能,使用抗简单功耗分析攻击（SPA）的点乘算法。该架构在Xilinx Virtex-4上实现,与其他架构相比,本文的低功耗架构节省了 17.58%-74.80%Slices资源。（2）以高性能为设计目标,研究和分析现有的椭圆曲线算法硬件架构的优缺点,提出基于半字乘法器的高性能架构。首先,因为模逆是较复杂和耗时的一种运算,点加和倍点运算选择在仿射-雅克比坐标下实现以避免模逆运算。为了高效地实现特定素域下的模乘运算,采用乘法和快速模约减相结合的方法。乘法运算采用Karatsuba-Ofman算法来实现,并且提出基于一个半字（half-word）乘法器的乘法结构。该乘法结构只需要消耗三个时钟周期就可以实现全字（full-word）乘法操作,而传统的乘法结构则需要消耗六个时钟周期。在国密算法SM2中,针对特定素数SCA-256提出了两阶快速模约减算法。该算法使得约减后的中间值为0≤Z<2p,而不是传统算法的0≤Z<14p,避免了为了得到0≤Z<p的迭代减法运算。采用流水线设计,优化点加运算和点乘运算的算子调度顺序,充分利用乘法器,提高点乘运算的效率。为了进行性能验证和对比,该架构在Xilinx Virtex-6,Virtex-5和Virtex-4上实现。实验表明,本文的高性能架构的性能是其他架构的性能的3.18-7.58倍。（3）分析归纳现有研究工作中的卷积神经网络硬件架构的优缺点,提出可重构卷积神经网络硬件加速架构,并且提出基于roofline model的设计空间探索方法以充分发挥该架构的性能。现有的基于FPGA的卷积神经网络硬件加速研究工作有许多不足之处,例如他们的架构的可重构/可配置性不强和没有提出有效的方法来充分发挥加速器的性能。首先,本文设计了基于处理单元（PE）阵列的可重构四层卷积加速引擎,充分地利用了 FPGA提供的DSP计算资源。然后,研究卷积神经网络的计算划分和循环展开,并且进一步研究不同循环展开下的数据存储模式和数据传输方式,提出混合固定的数据存储模式。最后,给出该架构的rooflinemodel,并提出设计空间探索两步法以获得更好的卷积性能和更低的数据传输功耗。该加速器在Xilinx Zynq-7000 SoC ZC706评估板上实现。实验结果表明,本文的卷积神经网络硬件加速架构在可重构、性能、功耗、DSP利用率等方面的整体性能远大于其他的加速器。
二、可编程专用集成电路（ASIC）的发展（论文开题报告）
（1）论文研究背景及目的
此处内容要求：
首先简单简介论文所研究问题的基本概念和背景，再而简单明了地指出论文所要研究解决的具体问题，并提出你的论文准备的观点或解决方法。
写法范例：
本文主要提出一款精简64位RISC处理器存储管理单元结构并详细分析其设计过程。在该MMU结构中,TLB采用叁个分离的TLB,TLB采用基于内容查找的相联存储器并行查找,支持粗粒度为64KB和细粒度为4KB两种页面大小,采用多级分层页表结构映射地址空间,并详细论述了四级页表转换过程,TLB结构组织等。该MMU结构将作为该处理器存储系统实现的一个重要组成部分。
（2）本文研究方法
调查法：该方法是有目的、有系统的搜集有关研究对象的具体信息。
观察法：用自己的感官和辅助工具直接观察研究对象从而得到有关信息。
实验法：通过主支变革、控制研究对象来发现与确认事物间的因果关系。
文献研究法：通过调查文献来获得资料，从而全面的、正确的了解掌握研究方法。
实证研究法：依据现有的科学理论和实践的需要提出设计。
定性分析法：对研究对象进行“质”的方面的研究，这个方法需要计算的数据较少。
定量分析法：通过具体的数字，使人们对研究对象的认识进一步精确化。
跨学科研究法：运用多学科的理论、方法和成果从整体上对某一课题进行研究。
功能分析法：这是社会科学用来分析社会现象的一种方法，从某一功能出发研究多个方面的影响。
模拟法：通过创设一个与原型相似的模型来间接研究原型某种特性的一种形容方法。
三、可编程专用集成电路（ASIC）的发展（论文提纲范文）
（1）空管二次雷达专用ASIC芯片设计（论文提纲范文）
| 摘要 |
| abstract |
| 第一章 绪论 |
| 1.1 研究工作的背景与意义 |
| 1.2 本课题的国内外研究历史与现状 |
| 1.3 本人的主要工作与创新成果 |
| 1.4 本论文的结构安排 |
| 第二章 二次雷达系统及信号收发相关的通信理论 |
| 2.1 空中交通管制及ADS-B技术概述 |
| 2.1.1 空中交通管制的方法与分类 |
| 2.1.2 ADS-B系统简介及其主要工作模式 |
| 2.2 二次雷达及其询问/应答的基本理论 |
| 2.2.1 空管二次雷达介绍及选用标准 |
| 2.2.2 询问/应答的工作原理及其信号格式说明 |
| 2.3 单脉冲体制雷达及其尺度测量方式 |
| 2.4 S模式的优势及其应用 |
| 2.5 本章小结 |
| 第三章 专用集成电路设计基础 |
| 3.1 ASIC芯片的分类 |
| 3.2 基于标准单元的ASIC设计 |
| 3.2.1 基于标准单元方法设计的ASIC特性 |
| 3.2.2 ASIC设计的流程 |
| 3.3 应用于二次雷达系统的ASIC芯片 |
| 3.4 本章小结 |
| 第四章 芯片功能的FPGA原型验证 |
| 4.1 FPGA的选型及其开发环境介绍 |
| 4.1.1 FPGA芯片及开发板的选型 |
| 4.1.2 原型验证的软件设计和硬件开发环境介绍 |
| 4.2 对ASIC功能进行原型验证的意义及方法 |
| 4.3 ADS-B接收机算法的逻辑设计及实现 |
| 4.3.1 A/D采样的算法及硬件实现 |
| 4.3.2 数字混频及低通滤波的算法及逻辑设计 |
| 4.3.3 UART转 SPI的关键算法及参数配置模块的逻辑设计 |
| 4.3.4 CRC数据校验及纠错算法的设计实现 |
| 4.4 针对关键算法的仿真分析与FPGA上板测试的结果 |
| 4.4.1 UART数据收发模块的功能仿真及资源消耗分析 |
| 4.4.2 CRC数据校验及纠错功能仿真 |
| 4.5 本章小结 |
| 第五章 专用集成电路芯片的设计 |
| 5.1 前端设计 |
| 5.2 仿真验证及时序分析 |
| 5.3 后端设计 |
| 5.4 流片及测试 |
| 5.5 本章小结 |
| 第六章 全文总结与展望 |
| 6.1 全文总结 |
| 6.2 后续工作展望 |
| 致谢 |
| 参考文献 |
| 攻读硕士学位期间取得的成果 |
（2）变频控制系统集成模块及其控制芯片技术的研究（论文提纲范文）
| 绪论 |
| 第一章 电力电子技术和系统集成技术的发展 |
| 1.1 电力电子技术的发展现况和趋势 |
| 1.2 微电子及集成芯片技术的发展 |
| 1.3 电力电子系统集成技术的发展 |
| 1.4 小结 |
| 参考文献 |
| 第二章 系统集成模块及对控制芯片的要求 |
| 2.1 电力电子结构块(PEBB)技术 |
| 2.2 系统集成中分布式数字控制技术 |
| 2.2.1 控制芯片实现的分布式软件功能 |
| 2.2.2 模块化分布式数字控制系统的实现 |
| 2.3 电力电子功率模块的封装技术 |
| 2.3.1 引线键合(Wire-bond)封装技术 |
| 2.3.2 金属粘贴平板结构(MPIPPS)技术 |
| 2.3.3 弹性技术中的Flip-chip技术 |
| 2.3.4 功率掩埋EP(EmbeddedPower)技术 |
| 2.4 控制芯片的封装技术 |
| 2.5 小结 |
| 参考文献 |
| 第三章 变频调速系统集成及控制芯片的功能 |
| 3.1 异步电机调速技术发展 |
| 3.2 变频调速系统的集成 |
| 3.2.1 模块化的电机控制系统 |
| 3.2.2 可集成为芯片的电机控制功能单元 |
| 3.3 核心控制单元的基本工作原理 |
| 3.3.1 正弦脉宽调制(SPWM) |
| 3.3.2 空间矢量调制(SVM) |
| 3.3.3 矢量控制和磁链、速度的估算 |
| 3.4 典型变频调速控制芯片的比较 |
| 3.4.1 电机调速典型PWM控制芯片特点 |
| 3.4.2 基于CPLD电机调速芯片特点 |
| 3.5 小结 |
| 参考文献 |
| 第四章 变频调速系统中控制芯片功能的实现 |
| 4.1 专用调速芯片SA866AE功能的实现 |
| 4.1.1 三相PWM波形产生器SA866AE |
| 4.1.2 应用SA866AE构成的变频调速系统样机 |
| 4.2 电机控制专用MCU(DSP)芯片功能的实现 |
| 4.2.1 专用芯片8X196MC和TMS320F240 |
| 4.2.2 28个管脚DSP控制芯片ADMCF326 |
| 4.2.3 控制芯片集成的片内外设性能比较 |
| 4.3 控制芯片功能的实现 |
| 4.3.1 采用专用集成电路(ASIC)设计方法 |
| 4.3.2 采用嵌入IP核的设计方法 |
| 4.4 小结 |
| 参考文献 |
| 第五章 变频调速系统控制ASIC芯片的设计 |
| 5.1 可编程逻辑器件PLD的技术特点 |
| 5.2 电子设计自动化EDA技术 |
| 5.2.1 EDA技术的发展 |
| 5.2.2 设计用软件工具特点 |
| 5.3 基于CPLD的SPWM调速系统控制ASIC芯片及系统研制 |
| 5.3.1 芯片功能框图及实现方法 |
| 5.3.2 分时复用思想在芯片设计中的应用 |
| 5.3.3 逻辑与时序功能验证及系统的实现 |
| 5.4 基于CPLD的SVM调速系统控制ASIC芯片及系统研制 |
| 5.5 小结 |
| 参考文献 |
| 第六章 速度估算IP核和接口IP核的设计 |
| 6.1 直接转矩控制系统的研究 |
| 6.1.1 直接转矩控制基本原理与实现 |
| 6.1.2 基于Matlab／Simulink的系统仿真 |
| 6.2 速度估算IP核研制的功能原理 |
| 6.2.1 模型参考自适应(MRAS)基本原 |
| 6.2.2 速度估算及基于Matlab／Simulink的仿真 |
| 6.2.3 小结 |
| 6.3 速度估算IP核的研制 |
| 6.4 与外围设备接口的IP核的研制 |
| 6.4.1 与模数转换芯片接口IP核的研究 |
| 6.4.2 与I~2C器件接口IP核的研制 |
| 6.5 小结 |
| 参考文献 |
| 第七章 结语 |
| 攻读博士学位期间发表的论文 |
（3）谈ASIC、FPGA/CPLD的区别与发展（论文提纲范文）
| 1 引言 |
| 2 ASIC、FPGA/CPLD的区别 |
| 2.1 ASIC定义及设计分类 |
| 2.2 FPGA/CPLD定义及区别 |
| 2.2.1 CPLD定义及特点 |
| 2.2.2 FPGA定义及特点 |
| 2.2.3 FPGA/CPLD的选择 |
| 2.3 ASIC设计与FPGA/CPLD设计的区别 |
| 3 ASIC、FPGA/CPLD的发展趋势 |
| 4 结语 |
（4）气体探测器前端读出ASIC芯片设计及关键技术研究（论文提纲范文）
| 摘要 |
| abstract |
| 第1章 引言 |
| 1.1 论文研究的背景 |
| 1.2 论文研究内容 |
| 第2章 气体探测器与专用集成电路芯片 |
| 2.1 气体探测器发展 |
| 2.2 气体探测器的分类 |
| 2.2.1 正比计数器 |
| 2.2.2 多丝正比室 |
| 2.2.3 微结构气体探测器 |
| 2.2.4 时间投影室 |
| 2.3 专用集成电路 |
| 2.3.1 专用集成电路的分类 |
| 2.3.2 核电子学中ASIC的特点 |
| 2.4 国内外应用于GEM-TPC的 ASIC实例 |
| 2.4.1 AGET |
| 2.4.2 CASAGEM |
| 2.4.3 SAMPA |
| 2.4.4 总结 |
| 2.5 本章小结 |
| 第3章 读出电路理论分析 |
| 3.1 探测器电路等效分析 |
| 3.1.1 探测器的信号 |
| 3.1.2 信号的极性 |
| 3.1.3 探测器的空间分辨 |
| 3.1.4 漏电流 |
| 3.1.5 探测器等效电路 |
| 3.1.6 探测器噪声 |
| 3.2 前放电路等效分析 |
| 3.2.1 前放电路分析 |
| 3.2.2 前放噪声分析 |
| 3.3 主放电路等效分析 |
| 3.3.1 主放电路分析 |
| 3.3.2 主放噪声性能分析 |
| 3.4 峰保持电路 |
| 3.5 本章小结 |
| 第4章 前端专用集成电路ASIC芯片的设计 |
| 4.1 芯片设计目标及考虑 |
| 4.2 芯片整体结构框图 |
| 4.3 ASIC芯片设计工艺、流程、工具和仿真介绍 |
| 4.3.1 工艺 |
| 4.3.2 ASIC设计流程与工具 |
| 4.3.3 ASIC芯片的设计仿真 |
| 4.4 芯片中MOS管的参数计算方法 |
| 4.5 前放模块电路设计 |
| 4.5.1 电阻反馈CSA电路的设计 |
| 4.5.2 电阻反馈CSA前放电路的仿真 |
| 4.5.3 漏电流吸收前放OTACSA的设计 |
| 4.5.4 漏电流结构前放OTACSA的仿真 |
| 4.6 主放模块电路设计 |
| 4.6.1 极零相消设计 |
| 4.6.2 低通滤波器设计 |
| 4.6.3 主放电路仿真结果 |
| 4.6.4 电容放大主放shaper Cap电路的设计仿真 |
| 4.7 其它模块电路设计 |
| 4.7.1 峰保持电路设计 |
| 4.7.2 甄别器设计 |
| 4.7.3 参考源设计 |
| 4.7.4 寄存器链路 |
| 4.8 原理设计总结 |
| 4.9 根据工艺优化版图设计 |
| 4.10 单元版图设计 |
| 4.11 芯片级版图设计及后仿真 |
| 4.12 版图设计总结 |
| 4.13 ASIC芯片的封装 |
| 4.14 芯片测试PCB设计 |
| 4.15 实验室测试 |
| 4.15.1 静态测试 |
| 4.15.2 线性测试 |
| 4.15.3 噪声测试 |
| 4.15.4 幅度分辨测试 |
| 4.15.5 串扰测试 |
| 4.15.6 计数率测试 |
| 4.15.7 实验室测试总结 |
| 4.16 探测器联合测试 |
| 4.16.1 CSA+shaper与 MWDC探测器激光源联合测试 |
| 4.16.2 OTACSA+shaper2与MWDC探测器激光源联合测试 |
| 4.16.3 OTACSA+shaper2与MWDC探测器、~(55)Fe源联合测试 |
| 4.17 与GEM-TPC及55Fe源联合测试 |
| 4.18 Shaper与 La Br3 探头及Na22 源联合测试 |
| 4.19 测试总结 |
| 第5章 总结与展望 |
| 5.1 工作总结 |
| 5.2 工作展望 |
| 参考文献 |
| 致谢 |
| 作者简历及攻读学位期间发表的学术论文与研究成果 |
（5）基于DSP的多轴运动控制器的研究（论文提纲范文）
| 第一章 绪论 |
| 1.1 引言 |
| 1.2 数控系统的发展及研究现状 |
| 1.2.1 数控系统的发展历史 |
| 1.2.2 数控系统的现状与发展趋势 |
| 1.3 开放式数控系统及其研究现状 |
| 1.3.1 开放式数控系统的概念 |
| 1.3.2 开放式数控系统的研究现状 |
| 1.4 开放式数控系统的实现途径 |
| 1.5 运动控制器及其研究现状 |
| 1.5.1 运动控制器在开放式数控系统中的地位 |
| 1.5.2 运动控制器的研究现状 |
| 1.6 本论文的主要研究内容 |
| 第二章 运动控制器的原理与结构 |
| 2.1 运动控制及运动控制器 |
| 2.2 步进电机运动控制器原理 |
| 2.2.1 步进电机及其工作原理 |
| 2.2.2 步进电机运动控制器 |
| 2.3 伺服电机控制系统 |
| 2.3.1 伺服电机工作原理 |
| 2.3.2 伺服电机的统一控制接口 |
| 2.3.3 伺服运动控制器的原理与结构 |
| 2.4 数控机床的伺服系统 |
| 2.5 本章小结 |
| 第三章 运动控制器关键技术分析 |
| 3.1 引言 |
| 3.2 总线技术 |
| 3.2.1 测控系统总线 |
| 3.2.2 现场总线技术 |
| 3.3 微电子技术 |
| 3.3.1 专用集成电路（ASIC）及可编程逻辑器件 |
| 3.3.2 数字系统设计方法 |
| 3.3.3 ASIC及FPGA在运动控制器中的应用 |
| 3.3.4 微处理器及数字信号处理器（DSP） |
| 3.4 控制理论与伺服控制算法 |
| 3.5 本章小结 |
| 第四章 DSP及其在运动控制器中的应用 |
| 4.1 数字信号处理器（DSP）及其发展概况 |
| 4.2 DSP的基本结构及特点 |
| 4.3 DSP系统及其设计方法 |
| 4.4 DSP在运动控制器中的应用 |
| 4.4.1 面向电机控制的DSP芯片 |
| 4.4.2 DSP在运动控制器中的作用 |
| 4.4.3 数控机床中的运动控制器 |
| 4.5 小结 |
| 第五章 基于DSP的步进运动控制器设计 |
| 5.1 总体设计方案 |
| 5.1.1 步进运动控制器的性能要求 |
| 5.1.2 运动控制器的结构及工作原理 |
| 5.2 运动控制器软件设计 |
| 5.2.1 运动控制系统的软件规划 |
| 5.2.2 运动控制器DSP软件的设计 |
| 5.3 运动控制器的硬件设计 |
| 5.3.1 FPGA开发工具及Verilog HDL设计方法 |
| 5.3.2 变频脉冲发生模块的实现 |
| 5.4 本章小结 |
| 第六章 运动控制器在数控雕刻机中的应用 |
| 6.1 数控雕刻机系统简介 |
| 6.1.1 数控雕刻机系统结构及工作原理 |
| 6.1.2 数控雕刻系统的软件 |
| 6.2 DSP运动控制器在数控雕刻机中的应用 |
| 6.2.1 GT-400-ST步进电机运动控制器及其特点 |
| 6.2.2 GT-400-ST步进电机运动控制器在数控雕刻机中的应用 |
| 6.3 本章小结 |
| 第七章 结论与展望 |
| 7.1 结论 |
| 7.2 展望 |
| 参考文献 |
| 作者在攻读硕士学位期间发表的论文和参加的课题 |
| 致谢 |
（6）FPGA低功耗设计相关技术研究（论文提纲范文）
| 摘要 |
| Abstract |
| 目录 |
| 1 绪论 |
| 1.1 课题研究背景及意义 |
| 1.2 FPGA的基本结构及主流厂商 |
| 1.2.1 FPGA的基本结构 |
| 1.2.2 FPGA主流厂商 |
| 1.3 FPGA功耗来源及其发展趋势 |
| 1.3.1 CMOS电路功耗组成 |
| 1.3.2 FPGA的功耗来源 |
| 1.3.3 FPGA的功耗发展趋势 |
| 1.4 FPGA低功耗设计技术研究现状 |
| 1.4.1 动态功耗设计技术研究现状 |
| 1.4.2 静态功耗设计技术研究现状 |
| 1.4.3 FPGA功耗评估技术研究现状 |
| 1.5 本文的研究内容和结构安排 |
| 2 面向FPGA的低泄漏功耗SRAM单元设计方法研究 |
| 2.1 引言 |
| 2.2 低功耗SRAM单元设计相关理论 |
| 2.2.1 SRAM单元结构及其工作原理 |
| 2.2.2 SRAM中泄漏电流成分及其减小技术 |
| 2.3 低功耗SRAM单元设计相关研究及存在的问题 |
| 2.4 面向FPGA的低泄漏功耗SRAM单元结构设计 |
| 2.4.1 低泄漏功耗SRAM单元设计方法 |
| 2.4.2 低泄漏功耗SRAM单元设计 |
| 2.5 仿真实验与结果分析 |
| 2.5.1 功耗和性能仿真及结果分析 |
| 2.5.2 SRAM单元噪声容限分析及仿真 |
| 2.6 基于新型SRAM单元的低功耗位翻转算法 |
| 2.6.1 问题的提出 |
| 2.6.2 低功耗位翻转算法 |
| 2.6.3 实验与结果分析 |
| 2.7 本章小结 |
| 3 面向FPGA的低功耗分区式多路选择器设计方法研究 |
| 3.1 引言 |
| 3.2 相关理论 |
| 3.2.1 亚阈值电压及其影响因素 |
| 3.2.2 阈值电压降低对功耗的影响 |
| 3.3 反向体偏置技术 |
| 3.3.1 体偏置技术的工作原理 |
| 3.3.2 反向体偏置技术的工作原理 |
| 3.3.3 反向体偏置技术存在的不足 |
| 3.4 低功耗多路选择器设计相关研究及存在的问题 |
| 3.5 面向FPGA的低功耗分区式多路选择器设计方法 |
| 3.5.1 多路选择器内晶体管工作状态及其泄漏电流分析 |
| 3.5.2 低功耗分区式多路选择器设计 |
| 3.6 仿真实验与结果分析 |
| 3.7 本章小结 |
| 4 低功耗岛式FPGA结构设计方法研究 |
| 4.1 引言 |
| 4.2 相关研究工作 |
| 4.3 低功耗岛式FPGA结构设计与机理分析 |
| 4.3.1 岛式FPGA结构 |
| 4.3.2 低功耗岛式FPGA结构设计 |
| 4.3.3 低功耗岛式FPGA结构工作机理分析 |
| 4.4 仿真实验与结果分析 |
| 4.4.1 实验方案 |
| 4.4.2 实验结果及分析 |
| 4.5 本章小结 |
| 5 基于FPGA内置RAM的低功耗寄存器堆设计方法研究 |
| 5.1 引言 |
| 5.2 FPGA中寄存器堆的传统设计方法 |
| 5.2.1 寄存器堆的基本结构 |
| 5.2.2 传统寄存器堆设计方法 |
| 5.3 基于FPGA内置块RAM的低功耗寄存器堆设计 |
| 5.3.1 FPGA内存储资源介绍 |
| 5.3.2 基于资源优化配置的低功耗设计思路 |
| 5.3.3 基于内置块RAM的低功耗寄存器堆设计 |
| 5.4 仿真实验与结果分析 |
| 5.4.1 实验方案 |
| 5.4.2 功耗分析流程及分析工具 |
| 5.4.3 实验结果及分析 |
| 5.5 本章小结 |
| 6 面向FPGA的低功耗容错状态机设计方法研究 |
| 6.1 引言 |
| 6.2 相关工作 |
| 6.2.1 有限状态机介绍 |
| 6.2.2 低功耗有限状态机设计相关研究 |
| 6.2.3 空间辐射效应及常用的容错技术 |
| 6.3 面向FPGA的低功耗容错有限状态机设计 |
| 6.3.1 低功耗容错状态机设计研究现状 |
| 6.3.2 基于FPGA内置RAM的低功耗容错状态机设计 |
| 6.3.3 系统可靠性分析 |
| 6.4 仿真实验与结果分析 |
| 6.5 本章小结 |
| 7 结论与展望 |
| 7.1 结论 |
| 7.2 展望 |
| 参考文献 |
| 攻读学位期间主要的研究成果 |
| 致谢 |
（8）中国航天专用集成电路实现途径研究（论文提纲范文）
| 1 引言 |
| 2 ASIC实现途径分析 |
| (1) 全定制方法 |
| (2) 定制方法 |
| (3) 半定制方法 |
| (4) 可编程器件法 |
| 3 中国空间飞行器对ASIC的需求特点 |
| 4 中国航天ASIC实现途径的探讨 |
| 4.1 中国航天采用国外FPGA实现ASIC |
| 4.2 中国用半定制法实现航天ASIC |
| 4.3 中国用定制/全定制方法实现航天ASIC |
| 4.4 中国开发航天ASIC的策略 |
| 5 中国开发航天ASIC面临的几个问题及其对策 |
| (1) 低成本 |
| (2) 抗辐射 |
| (3) 协同设计 |
| 6 结束语 |
（9）基于卷积神经网络的硬件加速器设计及实现研究（论文提纲范文）
| 摘要 |
| Abstract |
| 第1章 绪论 |
| 1.1 课题研究背景与意义 |
| 1.1.1 神经网络的应用领域 |
| 1.1.2 神经网络硬件加速器的应用前景 |
| 1.2 国内外研究现状 |
| 1.2.1 脉冲神经元硬件加速器的研究现状 |
| 1.2.2 神经网络硬件加速器的研究现状 |
| 1.2.2.1 GPU加速器研究现状 |
| 1.2.2.2 FPGA加速器研究现状 |
| 1.2.2.3 ASIC加速器研究现状 |
| 1.2.2.4 国内外技术现状分析 |
| 1.3 本文主要工作与内容安排 |
| 1.4 本文采用的验证环境、性能评估方法和符号规定 |
| 第2章 神经网络计算模型分析 |
| 2.1 神经元计算模型 |
| 2.1.1 原始计算模型 |
| 2.1.2 面向图像分割的两级PCNN算法改进 |
| 2.2 卷积神经网络模型 |
| 2.2.1 推断计算模型 |
| 2.2.2 深度卷积神经网络的经典模型结构 |
| 2.3 硬件设计的要点 |
| 2.3.1 卷积运算的并行性分析 |
| 2.3.2 本文将采用的硬件加速设计要点 |
| 2.4 本章小结 |
| 第3章 基于PCNN模型的神经单元硬件建模 |
| 3.1 两级PCNN图像分割VLSI硬件架构设计 |
| 3.2 种子层硬件结构及数据流设计 |
| 3.3 生长层硬件结构及数据流设计 |
| 3.4 图像分割实验结果及分析 |
| 3.4.1 算法验证 |
| 3.4.2 硬件电路综合与性能评估 |
| 3.5 本章小结 |
| 第4章 基于AlexNet卷积神经网络的硬件加速器设计 |
| 4.1 AlexNet图像处理加速器硬件架构设计 |
| 4.2 高性能运算单元设计 |
| 4.2.1 结构化PE单元及其运算阵列设计 |
| 4.2.2 累加阵列与激活单元设计 |
| 4.3 低能耗缓冲区存储结构设计 |
| 4.4 高效率数据流设计 |
| 4.4.1 11×11 卷积数据流设计 |
| 4.4.2 5×5 卷积数据流设计 |
| 4.4.3 3×3 卷积数据流设计 |
| 4.4.4 池化层数据流设计 |
| 4.4.5 全连接层数据流设计 |
| 4.5 实验结果及分析 |
| 4.5.1 版图规划 |
| 4.5.2 功能验证 |
| 4.5.3 性能评估 |
| 4.6 本章小结 |
| 第5章 面向通用卷积神经网络的处理器设计 |
| 5.1 高性能通用CNN处理器硬件架构设计 |
| 5.1.1 PE单元卷积运算面积优化 |
| 5.1.2 多尺寸卷积PE运算阵列设计 |
| 5.2 高效率数据寄存器组结构设计 |
| 5.3 高效率数据流与缓冲区存储结构设计 |
| 5.4 实验结果及分析 |
| 5.4.1 版图规划 |
| 5.4.2 功能验证 |
| 5.4.3 性能评估 |
| 5.5 本章小结 |
| 结论 |
| 参考文献 |
| 攻读博士学位期间发表的论文及其它成果 |
| 致谢 |
| 个人简历 |
（10）基于FPGA的卷积神经网络及椭圆曲线算法的硬件加速研究（论文提纲范文）
| 摘要 |
| Abstract |
| 第一章 绪论 |
| 1.1 硬件加速的研究背景及意义 |
| 1.2 硬件加速的研究对象 |
| 1.2.1 椭圆曲线算法概述 |
| 1.2.2 卷积神经网络概述 |
| 1.3 本文主要研究内容 |
| 1.4 文章结构 |
| 第二章 硬件加速关键技术研究 |
| 2.1 硬件加速机制 |
| 2.2 FPGA技术概述 |
| 2.2.1 FPGA内部结构 |
| 2.2.2 基于FPGA的设计方法学 |
| 2.3 椭圆曲线算法的硬件加速研究 |
| 2.3.1 有限域 |
| 2.3.2 椭圆曲线算法 |
| 2.3.3 椭圆曲线算法硬件加速研究 |
| 2.4 卷积神经网络的硬件加速研究 |
| 2.4.1 卷积神经网络 |
| 2.4.2 平铺策略 |
| 2.4.3 数据复用策略 |
| 2.4.4 卷积计算并行性研究 |
| 2.4.5 设计空间探索 |
| 2.5 本章小节 |
| 第三章 椭圆曲线算法硬件加速方案的研究与验证 |
| 3.1 基于加法器的低功耗架构 |
| 3.1.1 低功耗架构 |
| 3.1.2 模加和模减运算 |
| 3.1.3 交错模乘算法 |
| 3.1.4 二进制模逆算法 |
| 3.1.5 点加与倍点调度 |
| 3.1.6 点乘 |
| 3.1.7 性能及分析 |
| 3.2 基于乘法器的高性能架构 |
| 3.2.1 高性能架构 |
| 3.2.2 乘法器结构 |
| 3.2.3 快速模约减算法 |
| 3.2.4 点加与倍点调度 |
| 3.2.5 点乘 |
| 3.2.6 性能及分析 |
| 3.3 本章小节 |
| 第四章 卷积神经网络硬件加速方案的研究 |
| 4.1 可重构卷积神经网络架构设计 |
| 4.2 可重构卷积加速引擎设计 |
| 4.2.1 可重构四层卷积加速模块 |
| 4.2.2 PE模块及其数据路径 |
| 4.3 卷积神经网络计算划分 |
| 4.3.1 参数定义 |
| 4.3.2 DCNN层内计算模型 |
| 4.4 数据传输及存储优化研究 |
| 4.4.1 数据传输 |
| 4.4.2 存储模式 |
| 4.5 分块卷积控制状态机设计 |
| 4.6 设计空间探索 |
| 4.6.1 设计空间探索模型 |
| 4.6.2 设计空间探索两步法 |
| 4.7 本章小结 |
| 第五章 卷积神经网络加速器仿真与实验结果 |
| 5.1 实验平台和开发环境 |
| 5.2 仿真与验证 |
| 5.2.1 波形仿真 |
| 5.2.2 设计空间探索仿真 |
| 5.3 实验结果与对比 |
| 5.3.1 综合与实现结果 |
| 5.3.2 性能仿真结果 |
| 5.3.3 性能对比和分析 |
| 5.4 本章小结 |
| 结论与展望 |
| 参考文献 |
| 攻读学位期间发表的论文和参与的项目 |
| 致谢 |
四、可编程专用集成电路（ASIC）的发展（论文参考文献）
- [1]空管二次雷达专用ASIC芯片设计[D]. 郑重阳. 电子科技大学, 2020(07)
- [2]变频控制系统集成模块及其控制芯片技术的研究[D]. 林平. 浙江大学, 2003(03)
- [3]谈ASIC、FPGA/CPLD的区别与发展[J]. 童世华,付蔚. 重庆职业技术学院学报, 2007(06)
- [4]气体探测器前端读出ASIC芯片设计及关键技术研究[D]. 蒲天磊. 中国科学院大学(中国科学院近代物理研究所), 2020(01)
- [5]基于DSP的多轴运动控制器的研究[D]. 谢万德. 浙江大学, 2002(02)
- [6]FPGA低功耗设计相关技术研究[D]. 李列文. 中南大学, 2014(12)
- [7]ASIC的技术发展与接口[J]. 于宗光. 微电子技术, 1999(05)
- [8]中国航天专用集成电路实现途径研究[J]. 杜文志,谭维炽. 中国空间科学技术, 2002(05)
- [9]基于卷积神经网络的硬件加速器设计及实现研究[D]. 赵博雅. 哈尔滨工业大学, 2018(01)
- [10]基于FPGA的卷积神经网络及椭圆曲线算法的硬件加速研究[D]. 胡湘宏. 广东工业大学, 2020(02)